專利名稱：半導體器件制造方法
技術領域：
本發明涉及一種半導體器件制造方法，更具體地說，涉及一種通過利用鎳進行硅化的半導體器件制造方法。
背景技術：
稱為SALICIDE(自對準硅化物)工藝作為一項制作低阻柵電極以及源極/漏極擴散層的技術而為人們所知。
在SALICIDE工藝中，主要使用鈷(Co)作為將與硅反應的金屬材料(參見專利參考文獻1)。
近來，隨著半導體器件逐漸微化，柵極長度趨向于越來越短。
在使用鈷膜硅化柵極長度非常短的柵電極時，人們已經確認柵電極電阻的分散(scatter)急劇增加的現象。
由于當柵電極的柵極長度非常短時，與這種鈷硅化物相比，鎳硅化物具有使柵電極電阻的分散非常小的優點，從而鎳硅化物受到極大關注。
另一方面，PMOS晶體管的載流子(空穴)遷移率低于NMOS晶體管的載流子(電子)遷移率。當簡單形成PMOS晶體管時，通常PMOS晶體管無法具有足夠高的運行速度。
于是人們提出一種技術，其中將硅鍺層(Si1-xGex層)埋入PMOS晶體管的源極/漏極區以施加壓縮應變至PMOS晶體管的溝道區，由此提高PMOS晶體管中載流子(空穴)的遷移率，進而提高PMOS晶體管的運行速度(參見專利參考文獻2)。
以下參考文獻公開了本發明的背景技術。
日本特開平No.Hei 9-251967的說明書[專利參考文獻2]美國專利No.6621131的說明書 日本特開平No.2002-237466的說明書[專利參考文獻4]日本特開平No.2001-53027的說明書[非專利參考文獻1]J.Seger等人，“單晶和多晶Si1-xGex上NiSi1-uGeu形態的不穩定性(Morphological instability of NiSi1-uGeu on single-crystal and polycrystallineSi1-xGex)”，J.Appl.Phys.，96卷，No.4，1919-1928頁(2004)[非專利參考文獻2]Anne Lauwers等人，“鎳硅化物的材料形貌、電子特性及可量測性接近0.13μm以下的技術(Materials aspects，electrical performance，and scalabilityof Ni silicide towards sub-0.13μm technologies)”，J.Vac.Sci.Technol.，B，19卷，No.6，2026-2037頁(2001)隨著半導體器件逐漸微化和集成化，源極/漏極擴散層的結深越來越小。必須形成更薄的鎳硅化物膜。當形成厚硅化物膜時，源極/漏極擴散層的結與硅化物膜之間的電場變強，從而使結漏電流增加。
但是，當將薄鎳膜簡單用于硅化硅鍺層時，常導致薄層電阻增加。當將薄鎳膜簡單用于硅化硅鍺層時，在硅化物膜下方、向下至源極/漏極擴散層的結附近形成尖峰(spike)狀的Ni(Si1-xGex)2晶體，這常會增加結漏電流。
發明內容
本發明的目的是提供一種半導體器件制造方法，即便當使用薄鎳膜硅化硅鍺層時，該方法也可以抑制薄層電阻和結漏電流的增加。
按照本發明的一個方案，提供一種半導體器件制造方法，包括如下步驟在半導體襯底上形成柵電極；在該柵電極兩側的半導體襯底中形成源極/漏極擴散層；在該源極/漏極擴散層中埋入硅鍺層；在該硅鍺層的上部形成非晶層；在該非晶層上形成鎳膜；以及進行熱處理以使該鎳膜與該非晶層互相反應從而在該硅鍺層上形成硅化物膜。
按照本發明，在硅鍺層上形成非晶層，并且因此所形成的非晶層與鎳膜反應從而形成鎳硅化物膜。由于在與鎳膜反應的非晶層中沒有晶界，因此硅化均勻進行。均勻進行的硅化可以防止在硅鍺層上生成不存在鎳硅化物的區域。由于非晶層中沒有晶面，因此可防止形成尖峰狀的Ni(Si1-xGex)2晶體。因此，按照本發明，即便當通過使用薄鎳膜硅化硅鍺層時，也可以具有低薄層電阻，并且可以抑制結漏電流。此外，按照本發明，通過埋入源極/漏極擴散區的硅鍺層將壓縮應變施加至溝道區，從而可提高PMOS晶體管的運行速度。因此，本發明可提供具有良好電特性的半導體器件。
圖1為在使用薄鎳膜硅化硅鍺層時熱處理溫度、Ge成分比以及薄層電阻之間的關系的圖表。
圖2A和圖2B為形成不存在硅化物的區域的機制的概念視圖。
圖3為鎳硅化物膜的SEM圖像的平面圖(部分1)。
圖4為鎳硅化物膜的SEM圖像的平面圖(部分2)。
圖5為示出形成的尖峰狀Ni(Si1-xGex)2晶體的截面圖。
圖6A至圖6E為說明本發明原理的截面圖。
圖7為通過按照本發明的制造方法所形成的鎳硅化物膜的SEM圖像的平面圖。
圖8A至圖8E為說明非晶層太厚的情況的截面圖。
圖9A至圖9E為說明非晶層太薄的情況的截面圖。
圖10為按照本實施例的半導體器件的截面圖，該圖說明該半導體器件的結構。
圖11A至圖11C為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分1)。
圖12A至圖12C為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分2)。
圖13A至圖13C為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分3)。
圖14A至圖14C為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分4)。
圖15A至圖15C為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分5)。
圖16A至圖16C為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分6)。
圖17A至圖17C為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分7)。
圖18A至圖18B為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分8)。
圖19A至圖19B為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分9)。
圖20A至圖20B為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分10)。
圖21A至圖21B為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分11)。
圖22為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分12)。
圖23為在半導體器件制造方法的步驟中按照本發明第一實施例的半導體器件的截面圖，該圖說明該方法(部分13)。
圖24為熱處理溫度與薄層電阻之間的關系的圖表。
圖25A至圖25B為在半導體器件制造方法的步驟中按照本發明第二實施例的半導體器件的截面圖，該圖說明該方法(部分1)。
圖26A至圖26B為在半導體器件制造方法的步驟中按照本發明第二實施例的半導體器件的截面圖，該圖說明該方法(部分2)。
圖27A至圖27B為在半導體器件制造方法的步驟中按照本發明第二實施例的半導體器件的截面圖，該圖說明該方法(部分3)。
圖28為在半導體器件制造方法的步驟中按照本發明第二實施例的半導體器件的截面圖，該圖說明該方法(部分4)。
圖29A至圖29B為在半導體器件制造方法的步驟中按照本發明第三實施例的半導體器件的截面圖，該圖說明該方法(部分1)。
圖30A至圖30B為在半導體器件制造方法的步驟中按照本發明第三實施例的半導體器件的截面圖，該圖說明該方法(部分2)。
圖31為在半導體器件制造方法的步驟中按照本發明第三實施例的半導體器件的截面圖，該圖說明該方法(部分3)。
圖32為在半導體器件制造方法的步驟中按照本發明第三實施例的半導體器件的截面圖，該圖說明該方法(部分4)。
具體實施例方式將參照
本發明的原理。
圖1為在利用薄鎳膜硅化硅鍺層時熱處理溫度、Ge成分比以及薄層電阻之間的關系的圖表。更具體地說，在硅化中，于(100)硅襯底上形成硅鍺層(Si1-xGex層)，在硅鍺層上形成20nm厚的Ni膜，并且進行30秒熱處理以使硅鍺層與Ni膜互相反應而形成硅化物膜。非專利參考文獻1說明了圖1的圖表。水平軸示出硅化的熱處理溫度，而垂直軸示出薄層電阻。□標記表示Ge成分比X為0的情況，△標記表示Ge成分比X為0.06的情況，標記表示Ge成分比X為0.11的情況，標記表示Ge成分比X為0.23的情況，以及▲標記表示Ge成分比X為0.30的情況。
參見圖1，隨著Ge成分比X變大，薄層電阻顯著增加的熱處理溫度趨向于降低。
基于此，發現當硅鍺層被埋入源極/漏極擴散層和形成于柵電極上，以及使用鎳膜簡單硅化硅鍺層時，源極/漏極擴散層和柵電極的薄層電阻增加。
使用鎳膜硅化硅鍺膜時鎳硅化物膜的薄層電阻增加可歸因于硅化物凝聚(cohere)、以及不存在硅化物的區域的形成。
圖2A和圖2B為形成不存在硅化物的區域的機制的概念視圖。
在硅鍺層10上形成鎳膜，并進行熱處理以使硅鍺層10與鎳膜互相反應。然后，如圖2A和圖2B所示，在硅鍺層10上形成Ni(Si1-xGex)晶粒12a。隨著熱處理的進行，作為硅鍺層10和晶粒12a組成原子的Si、Ge以及Ni沿晶粒12a之間的界面(晶粒邊界)、晶粒12a與硅鍺層10之間的界面、以及晶粒12a的表面擴散。特別是Ge擴散。晶粒12a的形狀變為能量穩定的球形。然后，在硅鍺層10的表面形成不存在晶粒12a，即不存在硅化物的區域14。這種現象稱作凝聚(agglomeration)。如上所述，當使用鎳膜簡單硅化硅鍺層時，形成不存在構成鎳硅化物膜12的晶粒的區域14，并且薄層電阻增加。
如以上參照圖1所述，當在硅鍺層上形成20nm厚的鎳膜，并且鎳膜被硅化時，鎳硅化物的厚度約為45nm。近來，半導體器件逐漸微化和集成化，而對于65nm節點(node)技術而言，源極/漏極擴散層的結深必須在90nm以下。為使源極/漏極擴散層的結深在90nm以下，鎳硅化物膜的厚度必須為26nm或以下。這是因為當鎳硅化物膜的厚度太大時，強電場被施加于源極/漏極擴散層的結區域與鎳硅化物膜之間的區域，這導致漏電流增加。為使鎳硅化物膜的厚度為26nm或以下，必須將待形成于硅鍺層上的Ni膜的厚度設定為12nm或以下。
圖3為硅化物膜的SEM(掃描電子顯微鏡)圖像的平面圖，該硅化物膜的形成步驟如下在硅鍺層上形成10nm厚的鎳膜，進行第一溫度的熱處理以使硅鍺層與鎳膜反應而形成鎳硅化物膜，通過按順序使用APM(氨-過氧化氫混合物)液和SPM(硫酸-過氧化氫混合物)液蝕刻去除未反應的鎳膜，然后進行高于第一溫度的第二溫度的熱處理。
形成圖3所示樣品的具體步驟如下。在(100)硅襯底上，形成Ge成分比X為0.24的硅鍺層(Si1-xGex層)。然后，在硅鍺層上按順序形成10nm厚的鎳膜和10nm厚的TiN膜。接著，進行30秒400℃的熱處理(第一熱處理)以使硅鍺層與鎳膜反應，并形成鎳硅化物(Ni(Si1-xGex)膜)。然后，通過按順序使用APM液和SPM液蝕刻去除未反應的鎳膜。APM液為混合氨、過氧化氫以及水的化學液。SPM液為混合硫酸和過氧化氫的化學液。進一步進行30秒500℃的熱處理(第二熱處理)。通過SEM觀察如此形成的鎳硅化物膜，獲得如圖3所示的SEM圖像。
圖3中，在較暗部分14處不存在鎳硅化物膜12，并且暴露出硅鍺層10的表面(參見圖2A和圖2B)。
如圖3所示，當如上所述形成鎳硅化物膜12時，形成大量不存在鎳硅化物膜的部分14，因此硅化物膜不具有良好的質量。測量圖3所示的鎳硅化物膜的薄層電阻，該薄層電阻為24歐姆/方塊(Ω/square)。
圖4為硅化物膜的SEM圖像的平面圖，該硅化物膜的形成步驟如下在硅鍺層上形成10nm厚的鎳膜，進行熱處理以使硅鍺層與鎳膜反應而形成鎳硅化物膜，以及通過使用SPM液蝕刻去除未反應的鎳膜。也就是說，圖4為硅化物膜的SEM圖像的平面圖，該硅化物膜的形成步驟如下在硅鍺層上形成10nm厚的鎳膜，進行第一溫度的熱處理以使硅鍺層與鎳膜反應而形成鎳硅化物膜，通過單獨使用SPM液蝕刻去除未反應的Ni膜，并且不進行高于第一溫度的溫度的熱處理。
形成圖4所示的樣品的具體處理如下。在(100)硅襯底上，形成Ge成分比X為0.24的硅鍺層(Si1-xGex層)。然后，在硅鍺層上按順序形成10nm厚的鎳膜和10nm厚的TiN膜。然后，進行30秒400℃的熱處理以使硅鍺層與鎳膜反應，并形成鎳硅化物。然后，通過使用SPM液蝕刻去除未反應的鎳膜。未進行使用APM液的化學液處理。在已經蝕刻去除未反應的鎳膜之后，未進行30秒500℃的熱處理。通過SEM觀察如此形成的鎳硅化物膜，獲得如圖4所示的SEM圖像。
如圖4所示，當如上所述形成鎳硅化物膜12時，不存在鎳硅化物膜的部分14數量減少并且尺寸下降。
基于以上所述，通過不使用APM液化學處理并且不在500℃下進行高溫熱處理，不存在鎳硅化物膜的部分14數量減少并且尺寸下降。
測量圖4所示的鎳硅化物膜12的薄層電阻，該薄層電阻為12歐姆/方塊。發現如此形成的鎳硅化物12的薄層電阻降低。
但是，與實際的半導體器件的源極/漏極區以及柵電極的尺寸相比，不能說圖4中所有不存在鎳硅化物膜的部分14的尺寸不夠小。因此，在半導體器件制造中，當不存在鎳硅化物膜的部分14位于源極/漏極區和柵電極上時，源極/漏極上的接觸電阻和柵極線(line)的電阻增加。因而，為了高產量制造具有良好電特性的半導體器件，重要的是不形成不存在鎳硅化物膜的部分14。
當硅鍺層埋入硅襯底時，在該硅鍺層上形成薄鎳膜，進行硅化熱處理，沿形成硅鍺層的晶體的(111)面形成尖峰狀的Ni(Si1-xGex)2晶體。
圖5為示出沿形成硅鍺層的晶體的(111)面所形成的尖峰狀Ni(Si1-xGex)2晶體的截面圖。圖5為通過使用STEM(掃描透射電子顯微鏡)觀察到的暗場像。在觀察到衍射波和散射波的暗場像中，存在硅化物的部分顯示為亮色。圖5中的虛線表示形成硅鍺層的晶體的(111)面。
圖5所示樣品的形成步驟如下。首先，在(100)硅襯底8上形成柵電極16，并且在(100)硅襯底8與柵電極16之間形成有柵絕緣膜。接著，在柵電極16兩側的硅襯底8中埋入硅鍺層10。然后，在硅鍺層10上形成12nm厚的鎳膜。隨后，進行30秒400℃的熱處理以使硅鍺層與鎳膜反應而形成鎳硅化物膜。然后，蝕刻去除未反應的鎳膜。接著，進行30秒500℃的熱處理。
如圖5所示，在鎳硅化物膜12的底部pf，沿形成硅鍺層10的晶體的(111)面形成尖峰狀的Ni(Si1-xGex)2晶體18。
如上所述，當通過使用薄鎳膜簡單硅化硅鍺層10時，沿硅鍺層10的晶面形成尖峰狀的Ni(Si1-xGex)晶體18。在鎳硅化物膜12下方形成尖峰狀的Ni(Si1-xGex)2晶體18，有時甚至到達源極/漏極擴散層(未示出)的結附近，并且結漏電流增加。
本申請的發明人經過認真研究，獲得一個構思使硅鍺層的上部為非晶態，從而在硅鍺層的上部形成非晶硅鍺的非晶層，并且非晶層與鎳層反應從而形成鎳硅化物膜。
圖6A至圖6E為說明本發明原理的截面圖。
首先，在形成于(100)硅襯底(未示出)中的溝槽(未示出)中形成具有例如硼等摻雜劑的硅鍺(Si1-xGex)層10(見圖6A)。
然后，將離子注入硅鍺層10的上部以使硅鍺層10的上部非晶化。在硅鍺層10的上部形成非晶硅鍺的非晶層20(見圖6B)。
接著，在非晶層20上形成例如10nm厚的鎳膜22(見圖6C)。
然后，進行熱處理以使硅鍺層10與鎳膜22互相反應。如圖6D和圖6E所示，硅化逐漸進行，并且當非晶層20的硅化完成時，即硅化物層24的下表面到達硅鍺層10的上表面時，停止熱處理。在熱處理的早期階段(見圖6D)，形成Ni2(Si1-xGex)相的鎳硅化物膜24，而最后形成Ni(Si1-xGex)相的鎳硅化物膜24(見圖6E)。在熱處理的早期階段形成Ni2(Si1-xGex)相的鎳硅化物膜24，這是因為Ni的供應量相對于Si和Ge的供應量更大。因此，在硅鍺層10上形成鎳硅化物膜24。
按照本發明，由于在與鎳膜反應的非晶層20中，即非晶態的部分硅鍺層20中不存在晶界，因此硅化均勻進行。均勻進行的硅化防止產生不存在鎳硅化物的區域14(見圖2B)。由于在非晶態的部分硅鍺層20中沒有晶面，從而可防止形成尖峰狀的Ni(Si1-xGex)2晶體。因此，按照本發明，即使當使用薄鎳膜硅化硅鍺層從而形成鎳硅化物膜時，也可以具有低薄層電阻，并且可以抑制結漏電流。
圖7為通過按照本發明的制造方法所形成的鎳硅化物膜的SEM圖像的平面圖。
當如圖6A至圖6E所示形成鎳硅化物膜12時，在圖7所示的鎳硅化物膜12中不形成不存在鎳硅化物的部分。
測量圖7所示的鎳硅化物膜12的薄層電阻，該薄層電阻為12歐姆/方塊。
基于以上所述，可以發現如圖6A至圖6E所示形成鎳硅化物膜12，由此鎳硅化物膜12可以具有很高質量和低薄層電阻。
當非晶層12的厚度太大時，發生如下情況。
圖8A至圖8E為說明非晶層太厚的情況的截面圖。
首先，在形成于硅襯底(未示出)中的溝槽(未示出)中形成具有注入或共摻雜的例如硼等摻雜劑的硅鍺層10(參見圖8A)。
然后，將離子注入硅鍺層10的上部以使硅鍺層的上部非晶化。將離子注入的加速能設定為相對較高，從而在硅鍺層的上部形成相對較厚的非晶層20。形成例如40nm厚的非晶層20。
接著，在非晶層20上形成鎳膜22。
接著，進行熱處理以使硅鍺層10與鎳層22互相反應。如圖8D和圖8E所示，硅化逐漸進行。在熱處理的早期階段(參見圖8D)，形成Ni2(Si1-xGex)相的鎳硅化物膜24，而最后形成Ni(Si1-xGex)相的鎳硅化物膜24(見圖8E)。由于非晶層20相對于鎳膜22的厚度太厚，因此非晶層20殘留在鎳硅化物膜24的下方。
在非晶層20中，例如硼等摻雜劑沒有被激活，并且鎳硅化物膜24與硅鍺層10之間的電阻變高。因此，太厚的非晶層20使得不可能制造具有良好電特性的晶體管。
另一方面，當非晶層20太薄時，發生如下情況。
圖9A至圖9E為說明非晶層的厚度太小的情況的截面圖。
首先，在形成于硅襯底(未示出)中的溝槽(未示出)中形成具有注入或共摻雜的摻雜劑的硅鍺層10。
然后，將離子注入該硅鍺層10的上部以使硅鍺層的上部非晶化。將離子注入的加速能設定為相對較低，從而在硅鍺層上形成相對較薄的非晶層20。形成例如10nm厚的非晶層20。
接著，在非晶層20上形成鎳膜22。
然后，進行熱處理以使硅鍺層10與鎳層22互相反應。由于非晶層20相對于鎳膜22的厚度太薄，因此未非晶化的部分硅鍺層10，即甚至硅鍺層10也被硅化。因此沿硅鍺層10的(111)面生長尖峰狀的Ni(Si1-xGex)2晶體。
因此，當非晶層20太薄時，在鎳硅化物膜24下方形成尖峰狀的Ni(Si1-xGex)2晶體26。在這種情況下，源極/漏極擴散層的結與鎳硅化物膜24、26之間的距離變小，并且源極/漏極擴散層的結與鎳硅化物膜24、26之間的區域中的電場變強，這將增加結漏電流。
因此，必須適當設置非晶層20的厚度，以免非晶層20太薄或太厚。
將參照圖10至圖24說明按照本發明第一實施例的半導體器件以及制造該半導體器件的方法。圖10為按照本實施例的半導體器件的截面圖，該圖說明該半導體器件的結構。
(半導體器件)首先，將參照圖10說明按照本實施例的半導體器件的結構。
圖10中，圖的左側表示NMOS晶體管形成區96，圖的右側表示PMOS晶體管形成區98。
在硅襯底34中形成用于限定器件區的器件隔離區46。在形成有器件隔離區46的硅襯底34中形成阱(未示出)。
在NMOS晶體管形成區96中，在形成有阱的硅襯底34上，形成多晶硅膜的柵電極54n，并且在硅襯底34與柵電極54n之間形成二氧化硅膜的柵極絕緣膜52。
在柵電極54n上，形成NiSi的鎳硅化物膜72a。鎳硅化物膜72a的膜厚為例如20nm或以下。
在上面形成有鎳硅化物膜72a的柵電極54n側壁上，形成由二氧化硅膜55和氮化硅膜57構成的雙層結構的側壁絕緣膜60。
在柵電極54n兩側的硅襯底34中，形成源極/漏極擴散層64n，該源極/漏極擴散層64n具有構成延伸源極/漏極結構的延伸區的淺雜質擴散區58n、用于使延伸區電阻下降的雜質擴散區59n、以及深雜質擴散區62n。
在源極/漏極擴散層64n上，形成NiSi的鎳硅化物膜72b。鎳硅化物膜72b的膜厚為例如20nm或以下。
因此，在NMOS晶體管形成區96中的硅襯底34上，形成包括柵電極54n和源極/漏極擴散層64n的NMOS晶體管2。
在PMOS晶體管形成區98中，在形成有阱的硅襯底34上，形成多晶硅膜的柵電極54p，并且在硅襯底34與柵極54p之間形成有二氧化硅膜的柵極絕緣膜52。柵電極54p進一步包括多晶硅膜上的Si1-xGex層(硅鍺層)100a，其中成分比X的范圍為0＜X＜1。Si1-xGex層100a的成分為例如Si0.76Ge0.24。在柵電極54p的Si1-xGex層100a上，形成成分比X的范圍為0＜X＜1的NiSi1-xGex的鎳硅化物膜102a。形成鎳硅化物膜102a的NiSi1-xGex的Ni與Si1-xGex的成分比為1∶1。具體說來，鎳硅化物膜102a的成分為例如NiSi0.76Ge0.24。鎳硅化物膜102a的膜厚為例如20nm或以下。
在上面形成有鎳硅化物膜102a的柵電極54p側壁上，形成由二氧化硅膜55和氮化硅膜57構成的雙層結構的側壁絕緣膜60。
在柵電極54p兩側的硅襯底34中，形成源極/漏極擴散層64p，該源極/漏極擴散層64p具有形成延伸源極/漏極結構的延伸區的淺雜質擴散區58p、用于使延伸區電阻下降的雜質擴散區59p、以及深雜質擴散區62p。
在柵電極54p和側壁絕緣膜60兩側的源極/漏極擴散層64p中形成凹槽(recess)104。在凹槽104中，埋入成分比為0＜X＜1的Si1-xGex層(硅鍺層)100b。Si1-xGex層100b的成分與Si1-xGex層100a的成分相同，例如為Si0.76Ge0.24。因此，在按照本實施例的半導體器件的PMOS晶體管中，在源極/漏極擴散層64p中埋入Si1-xGex層100b。由于Si1-xGex的晶格常數大于Si，因此壓縮應力被施加于硅襯底34的溝道區。按照本實施例，由于存在Si1-xGex層100b，壓縮應變被施加于溝道區，由此可實現高空穴遷移率。因此，按照本實施例，可以提高PMOS晶體管的運行速度。
在NMOS晶體管2中，在不有意施加晶體應變至溝道區的情況下可實現高載流子遷移率。因此，在不有意將施加晶體應變至溝道區的構成元件埋入源極/漏極擴散層64n的情況下，NMOS晶體管尤其沒有問題。也可以通過使用拉伸應變的氮化硅層74，施加拉伸應變至NMOS溝道區。
在埋入源極/漏極擴散層64p的凹槽104中的Si1-xGex層100b上，形成成分比X的范圍為0＜X＜1的NiSi1-xGex的鎳硅化物膜102b。形成鎳硅化物膜102b的NiSi1-xGex的Ni與Si1-xGex的成分比為1∶1。具體說來，鎳硅化物膜102b的成分與鎳硅化物膜102a相同，例如為NiSi0.76Ge0.24。鎳硅化物膜102b的膜厚為例如20nm或以下。
因此，在PMOS晶體管形成區98中的硅襯底34上，形成包括柵電極54p和源極/漏極擴散層64p的PMOS晶體管4。
在形成有NMOS晶體管2和PMOS晶體管4的硅襯底34上，形成氮化硅膜74。在氮化硅膜74上形成二氧化硅膜76。
在二氧化硅膜76和氮化硅膜74中，向下至柵電極54n、54p上的鎳硅化物膜72a、102a形成接觸孔78a。在二氧化硅膜76和氮化硅膜74中，向下至源極/漏極擴散層64n、64p上的鎳硅化物膜72b、102b形成接觸孔78b。
分別在接觸孔78a、78b中埋入由阻擋金屬膜80和鎢膜82構成的接觸塞(plug)84a、84b。
在埋入有接觸塞84a、84b的二氧化硅膜76上形成層間絕緣膜86。在層間絕緣膜86中埋入互連層106，該互連層106電連接至接觸塞84a、84b。互連層106由鉭膜的阻擋金屬膜108和銅膜110構成。
在埋入有互連層106的層間絕緣膜86上形成層間絕緣膜112。在層間絕緣膜112中埋入互連層114，該互連層114電連接至互連層106。互連層114由鉭膜的阻擋金屬膜116和銅膜118形成。
在埋入有互連層114的層間絕緣膜112上，形成電連接至互連層114的電極120。電極120由例如鋁膜形成。
因此，構成按照本實施例的半導體器件。
(制造半導體器件的方法)接下來，將參照圖11A至圖24說明制造按照本實施例的半導體器件的方法。圖11A至圖23C為在按照本實施例的半導體器件制造方法的步驟中半導體器件的截面圖。
首先，使用例如氨-過氧化氫混合液清洗硅襯底34的表面。硅襯底34為例如p型(100)硅襯底。
接著，通過例如熱氧化在硅襯底34上形成例如50nm厚的二氧化硅膜36(參見圖11A)。
然后，通過例如旋涂形成光致抗蝕劑膜38。然后，通過光刻圖案化光致抗蝕劑膜38。從而形成用于圖案化二氧化硅膜36的光致抗蝕劑掩模38(參見圖11B)。
接著，使用光致抗蝕劑膜38作為掩模，蝕刻二氧化硅膜36(參見圖11C)。
接著，使用光致抗蝕劑膜38以及二氧化硅膜36作為掩模，通過例如離子注入將摻雜劑注入硅襯底34。因此，形成預定導電型的阱40(參見圖12A)。當形成用于形成NMOS晶體管的p型阱時，使用例如硼作為p型摻雜劑，并且注入條件為例如120keV的加速電壓和1×1013cm-2的劑量。當形成用于形成PMOS晶體管的n型阱時，使用例如磷作為n型摻雜劑，并且注入條件為例如300keV的加速電壓和1×1013cm-2的劑量。
在已經形成阱40之后，去除光致抗蝕劑膜38(參見圖12B)。
然后，蝕刻去除二氧化硅膜36(參見圖12C)。
接著，通過例如STI(淺槽隔離)按照如下步驟形成用于限定器件區的器件隔離區46。
首先，通過例如CVD(化學氣相沉積)在硅襯底34上形成例如50nm厚的氮化硅膜42(參見圖13A)。
然后，通過光刻和干蝕刻圖案化氮化硅膜42。因此，形成用于形成溝槽的硬掩模42，該溝槽中將埋入二氧化硅膜(參見圖13B)。
接著，使用氮化硅膜42作為掩模，蝕刻硅襯底34。因此，在硅襯底34中形成溝槽44(參見圖13C)。
在形成溝槽44之后，通過例如濕蝕刻去除用作掩模的氮化硅膜42(參見圖14A)。
然后，通過例如CVD在形成有溝槽44的硅襯底34上形成例如300nm厚的二氧化硅膜。
接著，通過例如CMP(化學機械研磨)研磨二氧化硅膜直至暴露硅襯底34的表面，以去除硅襯底34上的二氧化硅膜。
因此，器件隔離區46由埋入溝槽44的二氧化硅膜形成(參見圖14B)。器件隔離區46限定器件區。
然后，通過例如旋涂形成光致抗蝕劑膜48。然后通過光刻圖案化光致抗蝕劑膜48。因此，形成用于形成溝道摻雜層的光致抗蝕劑掩模48(參見圖14C)。在圖14C及其以后的附圖中，放大示出待形成MOS晶體管的器件區。
接著，使用光致抗蝕劑膜48作為掩模，通過例如離子注入將摻雜劑注入硅襯底34。因此，在硅襯底34中形成溝道摻雜層50(參見圖15A)。當形成NMOS晶體管時，使用例如硼作為p型摻雜劑，并且離子注入條件為例如15keV的加速電壓和1×1013cm-2的劑量。當形成PMOS晶體管時，使用例如砷作為n型摻雜劑，并且離子注入條件為例如80keV的加速電壓和1×1013cm-2的劑量。
在已經形成溝道摻雜層50之后，去除用作掩模的光致抗蝕劑膜48。
接著，通過進行例如10秒950℃的熱處理激活溝道摻雜層50中的摻雜劑。
接著，通過例如熱氧化在硅襯底34上形成例如2nm厚的二氧化硅膜的柵極絕緣膜52(參見圖15B)。柵極絕緣膜52由二氧化硅膜膜形成。但是，柵絕緣膜52的材料不一定是二氧化硅膜，而可以是適合的其它任何絕緣膜。
接著，通過例如CVD在整個表面上形成例如100nm厚的多晶硅膜54。
接著，通過例如離子注入將摻雜劑注入多晶硅膜54(參見圖15C)。當形成NMOS晶體管時，使用例如磷作為n型摻雜劑，并且離子注入條件為例如10keV的加速電壓和1×1016cm-2的劑量。當形成PMOS晶體管時，使用例如硼作為p型摻雜劑，并且離子注入條件為例如5keV的加速電壓和5×1015cm-2的劑量。
接著，通過例如旋涂形成光致抗蝕劑膜56。然后，通過光刻圖案化光致抗蝕劑膜56。因此，形成用于圖案化多晶硅膜54的光致抗蝕劑掩模56(參見圖16A)。
接著，使用光致抗蝕劑膜56作為掩模，干蝕刻多晶硅膜54。因此，形成多晶硅膜的柵電極54(見圖16B)。
在已經形成柵電極54之后，去除用作掩模的光致抗蝕劑膜56。
接著，使用柵電極54作為掩模，在柵電極54兩側的硅襯底34中注入摻雜劑。當形成NMOS晶體管時，使用例如砷作為n型摻雜劑，并且離子注入的注入條件為例如1keV的加速電壓和1×1015cm-2的劑量。當形成PMOS晶體管時，使用例如硼作為p型摻雜劑，并且離子注入條件為例如0.5keV的加速電壓和1×1015cm-2的劑量。因此，形成構成延伸源極/漏極結構的延伸區的淺雜質擴散區58(參見圖16C)。
圖17A示出柵電極54p兩側的硅襯底34中構成延伸區的p型淺雜質擴散層58p，以及柵電極54n兩側的硅襯底34中構成延伸區的n型淺雜質擴散層58n。
接著，通過例如CVD在整個表面上形成例如10nm厚的二氧化硅膜55。
接著，通過例如CVD在整個表面上形成例如80nm厚的氮化硅膜57。
接著，通過RIE(活性離子蝕刻)各向異性蝕刻氮化硅膜57以及二氧化硅膜55。因此，在柵電極54n、54p的側壁上形成側壁絕緣膜60，該側壁絕緣膜60為由二氧化硅膜55和氮化硅膜57構成的雙層結構(參見圖17B)。
接著，使用柵電極54n、54p以及側壁絕緣膜60作為掩模，通過例如離子注入將摻雜劑注入柵電極54n、54p以及側壁絕緣膜60兩側的硅襯底34中。當形成NMOS晶體管時，使用例如砷作為n型摻雜劑，并且離子注入的條件為例如10keV的加速電壓和1×1015cm-2的劑量。當形成PMOS晶體管時，使用例如硼作為p型摻雜劑，并且離子注入條件為例如2keV的加速電壓和1×1015cm-2的劑量。因此，形成用于使延伸區58n、58p的電阻下降的雜質擴散區59n、59p。
接著，通過例如CVD在整個表面上形成例如40nm厚的二氧化硅膜61。
然后，通過例如RIE各向異性蝕刻二氧化硅膜61。因此，在側壁絕緣膜60的側壁上進一步形成二氧化硅膜的側壁絕緣膜61(參見圖17C)。
然后，使用柵電極54以及側壁絕緣膜60、61作為掩模，通過例如離子注入將摻雜劑注入柵電極54以及側壁絕緣膜60、61兩側的硅襯底34中。當形成NMOS晶體管時，使用例如磷作為n型摻雜劑，并且離子注入的條件為8keV的加速電壓和1×1016cm-2的劑量。當形成PMOS晶體管時，使用例如硼作為p型摻雜劑，并且離子注入條件為例如5keV的加速能和5×1015cm-2的劑量。因此，形成用于構成源極/漏極擴散層的深區的雜質擴散區62n、62p(參見圖17C)。
然后，進行預定的熱處理以激活導入雜質擴散區58n、58p、59n、59p、62n、62p的摻雜劑。
因此，在柵電極54兩側的硅襯底34中形成源極/漏極擴散層64n、64p，該源極/漏極擴散層64n、64p包括延伸區，即淺雜質擴散區58n、58p；使延伸區58n、58p電阻下降的雜質擴散區59n、59p；以及深雜質擴散區62n、62p。
然后，蝕刻去除形成于側壁絕緣膜60外側上的側壁絕緣膜61(見圖18A)。
接著，通過例如CVD在整個表面上形成例如40nm厚的二氧化硅膜122。
接著，通過光刻和干蝕刻圖案化二氧化硅膜122。因此，PMOS晶體形成區98和限定PMOS晶體形成區98的器件隔離區46上的二氧化硅膜122被去除，而NMOS晶體管形成區96和限定NMOS晶體管形成區96的器件隔離區46上的二氧化硅膜122被選擇性保留(參見圖18B)。
接著，使用二氧化硅膜122作為掩模，相對于二氧化硅膜以高選擇性蝕刻硅襯底34。因此，在柵電極54p和側壁絕緣膜60兩側的源極/漏極擴散層64p中形成50nm深的凹槽104。此時，多晶硅膜的柵電極54p上部也被去除(參見圖19A)。
然后，使用稀釋氫氟酸(例如，HF∶H2O＝5∶100)清洗形成有凹槽104等的硅襯底34表面例如5秒鐘。然后，使用二氧化硅膜122作為掩模，通過例如CVD在柵電極54p上和凹槽104中選擇性生長摻雜有摻雜劑的硅鍺層(Si1-xGex層)100a、100b(見圖19B)。摻雜劑例如為硼。Si1-xGex層100a、100b的成分為例如Si0.76Ge0.24。Si1-xGex層100a、100b的形成條件為例如GeH4、SiH4以及B2H6混合氣作為原料氣，0.3Pa的GeH4分壓，6Pa的SiH4分壓，0.00001Pa的B2H6分壓，以及550℃的成膜溫度。Si1-xGex層100a、100b的膜厚為例如60nm。
Si1-xGex層的Ge成分比不一定為0.24。Ge的成分比X可在0＜X≤0.3的范圍內適當設定。
因此，在PMOS晶體管形成區98中，硅鍺層100b被埋入源極/漏極擴散層64的凹槽104中。柵電極54p由多晶硅膜上的硅鍺層100a形成。
接著，通過離子注入將離子注入硅鍺層的上部。注入的離子例如為Ge離子。因此，使硅鍺層100a、100b的上部非晶化，并在硅鍺層100a、100b的上部形成非晶層101(見圖20A)。非晶層101的厚度為20nm或以下。更具體地說，非晶層的厚度為約10至20nm。
非晶層101的厚度為20nm或以下的原因如下。在后面將說明的步驟中硅化非晶層101。但是，當僅硅化非晶層101的上部，并且非晶層101存在于硅鍺層100a、100b與鎳硅化物膜102a、102b之間時，不能充分降低鎳硅化物膜102a、102b與硅鍺層100a、100b之間的電阻。因此，必須硅化所有的非晶層101，以使非晶層101不會殘留在硅鍺層100a、100b與鎳硅化物膜102a、102b之間。當形成相對較厚的非晶層101，并硅化這種厚非晶層20時，源極/漏極擴散層64p的結與硅化物層102b之間的距離太短，這導致漏電流的增加。為制造源極/漏極擴散層64b的結較淺的微化半導體器件，鎳硅化物膜的膜厚必須足夠小。為使鎳硅化物膜102b的膜厚足夠小，待硅化的非晶層101的厚度必須足夠小。鑒于此，非晶層101的厚度為20nm或以下。
為使非晶層101的厚度為20nm或以下，離子注入條件為例如10keV的加速電壓，以及使硅鍺層100a、100b的上部非晶化的劑量為例如1×1014cm-2至1×1015cm-2。
此處將Ge離子注入硅鍺層100a、100b的上部，但是注入的離子并不限于Ge離子。例如，可注入Ar離子、Si離子、As離子、Sb離子、N離子、Xe離子、Kr離子或其它離子。Ar離子的離子注入條件為例如5至15KeV的加速能和1×1014cm-2至1×1015cm-2的劑量。Si離子的離子注入條件為例如3至5KeV的加速能和1×1014cm-2至1×1015cm-2的劑量。As離子的離子注入條件為例如5至15KeV的加速能和1×1014cm-2至1×1015cm-2的劑量。Sb離子的離子注入條件為例如5至10KeV的加速能和1×1014cm-2至1×1015cm-2的劑量。N離子的離子注入條件為例如3至5KeV的加速能和1×1014cm-2至1×1015cm-2的劑量。Xe離子的離子注入條件為例如10至20KeV的加速能和1×1014cm-2至1×1015cm-2的劑量。Kr離子的離子注入條件為例如5至20KeV的加速能和1×1014cm-2至1×1015cm-2的劑量。
然后，蝕刻去除形成于NMOS晶體管形成區96中的二氧化硅膜122。
然后，通過例如氫氟酸處理去除形成于柵電極54n的表面、源極/漏極擴散層64n的表面、柵電極54p的硅鍺層100a的表面、埋入源極/漏極擴散層64p的凹槽104中的硅鍺層100b的表面上的自然氧化膜。
此處在通過氫氟酸處理去除自然氧化膜之前蝕刻去除二氧化硅膜122。但是，可以不專門執行蝕刻二氧化硅膜122的步驟，而僅通過氫氟酸處理去除二氧化硅膜122，該二氧化硅膜122已經被使硅鍺層100a、100b的上部非晶化的離子注入損壞。
接著，通過使用例如Ni靶的濺射在整個表面上形成例如10至12nm厚的鎳膜66(參見圖20B)。如上所述，由于必須硅化硅鍺層100a、100b上的所有非晶層101，因此必須將鎳膜66的厚度設定為硅化硅鍺層100a、100b上的所有非晶層101所需的厚度。可根據非晶層101的厚度適當設定鎳膜66的厚度。
但是，當在后面的步驟中執行硅化時，必須確保去除鎳膜66的未反應部分。優選地，將鎳膜66的厚度設定為12nm或以下，以可確保去除鎳膜66的未反應部分。
然后，通過例如濺射在鎳膜66上形成例如10nm厚TiN膜的保護膜68(參見圖21A)。保護膜68不一定是TiN膜。保護膜可以是例如5至30nm厚的Ti膜。
接著，通過例如RTA進行用于硅化非晶層101的熱處理。熱處理的條件為例如430℃和30秒。硅化逐漸進行，并當非晶層101的硅化完成時，即硅化物層102a、102b的下表面到達硅鍺層100a、100b的上表面時，停止硅化。如以上參照圖6A至圖6E所述，在熱處理的早期階段，形成Ni2(Si1-xGex)相的鎳硅化物膜，而最后形成Ni(Si1-xGex)相的鎳硅化物膜。在熱處理的早期階段形成Ni2(Si1-xGex)相的鎳硅化物膜102b，這是因為Ni的供應量相對于Si和Ge的供應量更大。因此，在硅鍺層100a、100b上形成鎳硅化物膜102a、102b(參見圖21B)。
如上所述，重要的是當硅鍺層100a、100b上的非晶層101的硅化完成時，即硅化物層102a、102b的下表面到達硅鍺層100a、100b的上表面時，停止硅化。當硅鍺層100a、100b上的非晶層101的硅化完成時未停止熱處理，并且反應繼續進行時，則甚至未非晶化部分中的硅鍺層100a、100b也繼續硅化，于是沿形成硅鍺層100a、100b的晶體的(111)面形成尖峰狀的Ni(Si1-xGex)2晶體。
但是，當硅化物層102a、102b的下表面到達硅鍺層100a、100b的上表面時，熱處理可以不立即停止，因為當待硅化的硅鍺層100a、100b的厚度較小時，沿形成硅鍺層100a、100b的晶體的(111)面不會形成尖峰狀的Ni(Si1-xGex)2晶體。
鎳硅化物膜102a、102b的NiSi1-xGex的Ni與Si1-xGex的成分比為1∶1。例如，鎳硅化物膜102a、102b的成分為NiSi0.76Ge0.24。
接著，通過濕蝕刻分別選擇性去除未與Si或Si1-xGex反應的保護膜68和Ni膜66的部分(參見圖22)。作為蝕刻溶液，使用例如SPM液，該SPM液為硫酸與過氧化氫的混合物。硫酸與過氧化氫的混合比為例如3∶1。蝕刻周期的時間為例如20分鐘。取代SPM液，也可以使用HPM液，該HPM液為鹽酸、過氧化氫以及水混合形成的化學液。
因此，在Si1-xGex(硅鍺層)100a和Si1-xGex(硅鍺層)100b上形成NiSi1-xGex的鎳硅化物膜102a、102b。鎳硅化物膜102a、102b的成分為例如NiSi0.76Ge0.24。
因此，通過SALICIDE工藝，分別在NMOS晶體管2的柵電極54n和源極/漏極擴散層64n上形成NiSi膜72a和NiSi膜72b。適當設定Ni膜66的膜厚以及熱處理的條件，從而形成所需膜厚的NiSi膜72a、72b。可形成例如約20nm厚的NiSi膜72a、72b。
通過SALICIDE工藝，分別在PMOS晶體管4的柵電極54p的Si1-xGex層100a上和埋入源極/漏極擴散層64p的凹槽104中的Si1-xGex層100b上，形成NiSi1-xGex層102a和NiSi1-xGex層102b。適當設定Ni膜66的膜厚以及熱處理的條件等，從而形成所需膜厚的NiSi1-xGex層102a、102b。可形成厚度為20nm或以下的NiSi1-xGex層102a、102b。
通過例如等離子體CVD在整個表面上形成例如50nm厚的氮化硅膜74。氮化硅膜74的成膜溫度為例如400℃。在500℃或以下的溫度下執行SALICIDE工藝之后的步驟，以抑制NiSi膜72a、72b的凝聚。
在500℃或以下的溫度下執行該SALICIDE工藝之后的步驟，是基于如下計算結果。
圖24為熱處理溫度與薄層電阻之間的關系的圖表。水平軸示出熱處理溫度，而垂直軸示出薄層電阻。樣品制備的步驟如下首先，在硅襯底上外延生長Ge成分比X為0.24的Si1-xGex層；然后，將Ge離子注入該Si1-xGex層的表面以使Si1-xGex層的表面非晶化，并在Si1-xGex層上形成非晶層；接著，在非晶層上按順序形成Ni膜和TiN膜；然后，進行用于硅化的熱處理；接著，使用SPM液蝕刻去除未反應的Ni膜。測量如此制備的樣品的薄層電阻。圖24示出所獲得的結果。
如圖24所示，與500℃以下的熱處理溫度對應的薄層電阻相比，500℃的熱處理溫度對應的薄層電阻增加。薄層電阻的增加歸因于鎳硅化物膜中的凝聚。基于此，為防止由鎳硅化物膜中的凝聚引起的薄層電阻增加，優選在500℃或以下的溫度下執行SALICIDE工藝之后的步驟。
接著，通過例如等離子體CVD在氮化硅膜74上形成例如600nm厚的二氧化硅膜76。氮化硅膜的成膜溫度為例如400℃。
接著，通過例如CMP平坦化二氧化硅膜76。
然后，通過光刻以及干蝕刻，在二氧化硅膜76和氮化硅膜74中，分別形成向下至NiSi膜72a和向下至NiSi膜72b的接觸孔78a和接觸孔78b。
接著，通過使用氬的反濺射清洗二氧化硅膜76的表面以及接觸孔78a、78b的內部。然后，在不暴露至大氣的情況下，通過濺射在形成有接觸孔78a、78b的二氧化硅膜76上，形成由例如10nm厚的鈦膜以及例如50nm厚的氮化鈦膜構成的阻擋金屬膜80。
接著，在阻擋金屬膜80上，通過例如CVD形成例如300nm厚的鎢膜82。
然后，通過例如CMP研磨鎢膜82以及阻擋金屬膜80，直至暴露二氧化硅膜76的表面。因此，在接觸孔78a、78b中分別形成由阻擋金屬膜80以及鎢膜82構成的接觸塞84a、84b。
接著，通過例如CVD在整個表面上形成層間絕緣膜86。
接著，通過光刻形成用于將互連層106埋入層間絕緣膜86中的溝槽。
接著，通過例如濺射形成鉭膜的阻擋金屬膜108。
接著，通過例如濺射形成銅籽晶膜(未示出)。
接著，通過例如電鍍形成銅膜110。
然后，通過例如CMP研磨銅膜110以及阻擋金屬膜108，直至暴露層間絕緣膜86的表面。因此，形成由阻擋金屬膜108與銅膜110構成的互連層106。
接著，通過例如CVD在整個表面上形成層間絕緣膜112。
接著，通過光刻形成用于將互連層114埋入層間絕緣膜112中的溝槽。
接著，通過例如濺射形成鉭膜的阻擋金屬膜116。
接著，通過例如濺射形成銅籽晶膜(未示出)。
接著，通過例如電鍍形成銅膜118。
然后，通過例如CMP研磨銅膜118以及阻擋金屬膜116，直至暴露層間絕緣膜112的表面。因此，形成由阻擋金屬膜116與銅膜118構成的互連層114。
接著，通過例如濺射形成鋁膜。
接著，通過光刻圖案化鋁膜。因此，形成鋁膜的電極120。
因此，制造出如圖23所示的按照本實施例的半導體器件。
如上所述，按照本實施例，將離子注入硅鍺層100a、100b的上部，從而使硅鍺層100a、100b的上部非晶化，并且如此形成的非晶層101與鎳膜66互相反應以形成鎳硅化物膜102a、102b。在與鎳膜66反應的非晶層101中，即在非晶化部分的硅鍺層100a、100b中，由于不存在晶界，因此硅化均勻進行，從而可以防止在硅鍺層100a、100b上生成不存在鎳硅化物層102a、102b的區域。由于在已經非晶化的硅鍺層100a、100b的部分中沒有晶面，因此可防止形成尖峰狀的Ni(Si1-xGex)2晶體。因此，按照本實施例，即便當通過使用薄鎳膜66硅化硅鍺層100a、100b而形成鎳硅化物膜102a、102b時，也可以具有低薄層電阻，并且可以抑制結漏電流。此外，按照本實施例，將壓縮應變施加至埋入源極/漏極擴散區64p中的硅鍺層100a、100b的溝道區，從而可提高PMOS晶體管4的運行速度。因此，按照本實施例的半導體器件具有良好電特性。
將參照圖25A至圖28說明按照本發明第二實施例的半導體器件制造方法。圖25A至圖28為在半導體器件制造方法的步驟中按照本實施例的半導體器件的截面圖。本實施例與按照第一實施例的半導體器件制造方法相同的元件以相同的參考標記代表，以不重復或簡化其說明。
按照本實施例的半導體器件制造方法的特征主要在于通過在硅鍺層上選擇性沉積非晶層而形成非晶層，以及通過使用鎳膜硅化非晶層。
首先，一直到在源極/漏極擴散層64p中形成凹槽104的步驟且包括凹槽形成步驟的各步驟，均與以上參照圖11A至圖19A所述的按照第一實施例的半導體器件制造方法的各步驟相同，并且將不對其做重復說明。
接著，以如以上參照圖19B所述的半導體器件制造方法相同的方式，在柵電極54p上和凹槽104中選擇性外延生長摻雜有摻雜劑的硅鍺層(Si1-xGex層)100a、100b。因此，硅鍺層100b被埋入PMOS晶體管形成區98中的源極/漏極擴散層64p的凹槽104中。柵電極54p包括多晶硅膜上的硅鍺層100a(參見圖25A)。
接著，在硅鍺層100a、100b上選擇性生長非晶層101a(參見圖25B)。作為非晶層101a，生長非晶硅層。成膜條件示例如下成膜室壓強為例如80Torr(乇)；使用例如硅烷(SiH4)作為原料氣；硅烷氣的流速為例如50sccm；成膜溫度為例如550℃；所形成的非晶層的厚度為例如20nm或以下。在這些條件下，在硅鍺層100a、100b上選擇性形成較厚的非晶層101a。此時，非晶層101a常常會形成于絕緣膜上，即器件隔離區46、側壁絕緣膜60以及二氧化硅膜122上，但形成于這些絕緣膜上的非晶層101a非常薄。通過將在后面說明的處理可去除形成于絕緣膜上的非常薄的非晶層101a，且不會產生問題。
接著，進行去除絕緣膜上，即器件隔離區46、側壁絕緣膜60以及二氧化硅膜122上的薄非晶層101a的處理。去除絕緣膜46、60、122上的薄非晶層101a的處理條件示例如下室內壓強為例如10Torr；HCl氣和H2氣與SiH4氣一起流入該室中；SiH4氣的流速為50sccm(cm3)；HCl氣的流速為3slm(標準升/每分鐘)；H2氣的流速為10slm；處理時間為例如30分鐘。在上述條件下的處理確保去除絕緣膜46、60、122上的非晶層101a。形成于硅鍺層100a、100b上的厚非晶層101a以足夠的厚度保留在硅鍺層100a、100b上(參見圖26A)。保留在硅鍺層100a、100b上的非晶層101a的厚度為例如10至20nm。
接著，以如以上參照圖20B至圖21A所述的半導體器件制造方法相同的方式，在整個表面上按順序形成鎳膜66和保護膜68(參見圖26B)。
然后，進行熱處理以使鎳膜66與非晶層101a互相反應(參見圖27A)。以如以上參照圖21B所述的半導體器件制造方法相同的方式進行熱處理。因此，在硅鍺層100a、100b上形成NiSi的鎳硅化物膜102b。
該半導體制造方法在熱處理之后的步驟與以上參照圖22和圖23所述的半導體器件制造方法的步驟相同，并且將不對其做重復說明(參見圖27B和圖28)。
如上所述，通過在硅鍺層100a、100b上選擇性形成非晶層101a，并通過使用鎳膜66硅化非晶層101a，可以形成鎳硅化物膜102a、102b。
同樣，在本實施例中，在與鎳膜66反應的非晶層101a中不存在晶界，因此硅化均勻進行。硅化的均進行可以防止在硅鍺層100a、100b中生成不存在鎳硅化物膜102a、102b的區域。同樣，按照本實施例，由于待硅化的非晶層101a中沒有晶面，從而可防止形成尖峰狀的Ni(Si1-xGex)2晶體。因此，按照本實施例的半導體器件同樣具有良好的電特性。
將參照圖29A至圖32說明按照本發明第三實施例的半導體器件制造方法。圖29A至圖32為在半導體器件制造方法的步驟中按照本實施例的半導體器件的截面圖，這些圖說明本方法。本實施例與按照第一或第二實施例的半導體器件制造方法相同的元件以相同的標記代表，以不重復或簡化其說明。
按照本實施例的半導體器件制造方法的特征主要在于在整個表面上沉積非晶層，并圖案化該非晶層以形成硅鍺層上的非晶層，以及通過使用鎳膜硅化這層非晶層。
首先，一直到在源極/漏極擴散層64p中形成凹槽104的步驟且包括凹槽形成步驟的各步驟，均與以上參照圖11A至圖19A所述的按照第一實施例的半導體器件制造方法的各步驟相同，并且將不對其做重復說明。
接著，以如以上參照圖19B所述的半導體器件制造方法相同的方式，在柵電極54p上和凹槽104中選擇性外延生長注入有摻雜劑的硅鍺層(Si1-xGex層)100a、100b。因此，硅鍺層100b被埋入PMOS晶體管形成區98中的源極/漏極擴散層64p的凹槽104中。柵電極54p包括多晶硅膜上的硅鍺層100a。
然后，通過CVD在整個表面上形成非晶層101b(參見圖29A)。非晶層101b的材料為例如非晶硅。非晶層的厚度為例如10至20nm。成膜條件示例如下成膜溫度為例如580℃；室內壓強為例如80Torr；SiH4氣和H2氣流入該室中；SiH4氣的流速為50sccm；H2氣的流速為例如5slm；處理周期的時間為例如5至6分鐘。
然后，通過光刻圖案化非晶層101b。從而在硅鍺層100a、100b上形成非晶層101b(參見圖29B)。
接著，以如以上參照圖20B和圖21A所述的半導體器件制造方法相同的方式，在整個表面上按順序形成鎳膜和保護膜68(參見圖30A)。
然后，進行熱處理以使鎳膜66與非晶層101b互相反應。以如以上參照圖21B所述的半導體器件制造方法相同的方式進行這次熱處理。因此，在硅鍺層100a、100b上形成NiSi的鎳硅化物膜102b(參見圖30B)。
該半導體制造方法在熱處理之后的步驟與以上參照圖22和圖23所述的半導體器件制造方法的步驟相同，并且將不對其做重復說明(參見圖31和圖32)。
如上所述，能夠在整個表面上沉積并圖案化非晶層101b，從而在硅鍺層100a、100b上形成非晶層101b，并通過使用鎳膜66硅化這層非晶層101b。
同樣，在本實施例中，在與鎳膜66反應的非晶層101b中不存在晶界，因此硅化均勻進行。硅化的均進行可以防止在硅鍺層100a、100b中生成不存在鎳硅化物膜102a、102b的區域。由于待硅化的非晶層101b中沒有晶面，因此可防止形成尖峰狀的Ni(Si1-xGex)2晶體。因此，按照本實施例的半導體器件同樣具有良好的電特性。
本發明并不限于上述實施例，而可覆蓋其它多種修改。
例如，在第二和第三實施例中，形成非晶硅層作為非晶層101a、101b。但是，非晶硅層101a、101b的材料并不限于非晶硅。例如，可以在硅鍺層100a、100b上形成非晶硅鍺層101a、101b，并通過使用薄鎳膜硅化非晶硅鍺層101a、101b。在這種情況下，在硅鍺層100a、100b上形成Ni(Si1-xGex)的鎳硅化物膜102a、102b。
權利要求
1.一種半導體器件制造方法，包括如下步驟在半導體襯底上形成柵電極；在該柵電極兩側的半導體襯底中形成源極/漏極擴散層；在該源極/漏極擴散層中埋入硅鍺層；在該硅鍺層的上部形成非晶層；在該非晶層上形成鎳膜；以及進行熱處理，以使該鎳膜與該非晶層互相反應，從而在該硅鍺層上形成硅化物膜。
2.如權利要求1所述的半導體器件制造方法，其中在形成非晶層的步驟中，形成20nm或20nm以下厚度的非晶層。
3.如權利要求1所述的半導體器件制造方法，其中在形成硅化物膜的步驟中，進行該熱處理，直至該硅化物膜到達結晶的硅鍺層。
4.如權利要求1所述的半導體器件制造方法，其中在形成非晶層的步驟中，通過離子注入使該硅鍺層的上部非晶化而形成該非晶層。
5.如權利要求4所述的半導體器件制造方法，其中在形成非晶層的步驟中，將Ar離子、Ge離子、Si離子、As離子、Sb離子、N離子、Xe離子或Kr離子注入該硅鍺層的上部。
6.如權利要求1所述的半導體器件制造方法，其中在形成非晶層的步驟中，在該硅鍺層上選擇性形成該非晶層。
7.如權利要求1所述的半導體器件制造方法，其中在形成非晶層的步驟中，在該半導體襯底和該硅鍺層上形成該非晶層，并圖案化該非晶層，從而在該硅鍺層上形成該非晶層。
8.如權利要求6所述的半導體器件制造方法，其中該非晶層為非晶硅層或非晶硅鍺層。
9.如權利要求7所述的半導體器件制造方法，其中該非晶層為非晶硅層或非晶硅鍺層。
10.如權利要求1所述的半導體器件制造方法，其中在埋入硅鍺層的步驟中，在該柵電極上形成另一硅鍺層，在形成非晶層的步驟中，在所述另一硅鍺層上形成另一非晶層，在形成鎳膜的步驟中，在所述另一非晶層上也形成該鎳膜，以及在進行熱處理的步驟中，該鎳膜與所述另一非晶層進一步互相反應，從而在所述另一硅鍺層上形成另一鎳硅化物膜。
11.如權利要求1所述的半導體器件制造方法，在形成鎳硅化物膜的步驟之后，還包括如下步驟使用硫酸與過氧化氫的混合物的化學液，選擇性蝕刻去除該鎳膜的未反應部分。
12.如權利要求1所述的半導體器件制造方法，在形成鎳硅化物膜的步驟之后，還包括如下步驟使用鹽酸、過氧化氫以及水的混合物的化學液，選擇性蝕刻去除該鎳膜的未反應部分。
13.如權利要求1所述的半導體器件制造方法，其中在形成鎳膜的步驟中，通過濺射形成該鎳膜。
全文摘要
本發明的半導體器件制造方法包括如下步驟在半導體襯底34上形成柵電極54p；在柵電極54p兩側的半導體襯底34中形成源極/漏極擴散層64p；在源極/漏極擴散層64p中埋入硅鍺層100b；在硅鍺層100b的上部形成非晶層101；在非晶層101上形成鎳膜66；以及進行熱處理以使鎳膜66與非晶層101互相反應從而在硅鍺層100b上形成硅化物膜102b。由于在與鎳膜66反應的非晶層101中沒有晶界，因此硅化均勻進行。由于非晶層101中沒有晶面，從而可防止形成尖峰狀的Ni(Si
文檔編號H01L21/3205GK1881548SQ20051010711
公開日2006年12月20日 申請日期2005年9月28日 優先權日2005年6月13日
發明者川村和郎, 島宗洋介 申請人:富士通株式會社