包括ldmos晶體管的半導體器件的制作方法

專利名稱：包括ldmos晶體管的半導體器件的制作方法
技術領域：
本發明涉及一種包括LDMOS晶體管的半導體器件，特別涉及一種包括高擊穿電壓LDMOS晶體管的半導體器件。
背景技術：
當橫向擴散金屬氧化物半導體(LDMOS)晶體管用作高擊穿電壓MOS晶體管時，如下構造通常被應用于減小漏和柵電極之間的電場集中，在該構造中增加漏端的柵氧化膜的厚度，或者使漏端存在具有比柵氧化膜的厚度大的厚度的場氧化膜。但是，上面的構造具有漏電阻增加、導通電阻變大的問題(例如，未決專利公開No.2001-60686)。
在LDMOS晶體管中，需要考慮實現高擊穿電壓和實現減小的導通電阻之間的折中，并且難以實現二者的同時實現。
在未決專利公開No.2-283072中公開了具有如下構造的金屬氧化物半導體場效應晶體管(MOSFET)，在該構造中柵電極具有橢圓形狀，漏擴散區以條形圖案形成在橢圓形狀中，以實現寬溝道寬度，以便增加電流容量。這里，漏電極互連從具有橢圓形狀的柵電極的內部向外延伸，并且跨過PN結表面。因此，當向漏電極互連施加負電壓時，減小了背柵部分中的電場集中。但是，基于MOS效應，由正電荷的靜電感應在P型漏擴散區和漏電極互連之間的重疊部分上形成電荷存儲層。由此，存在如下問題，即具有P型漏擴散區和漏電極互連之間的重疊部分的P型漏擴散區中的耗盡層一端的加寬的寬度窄于具有P型漏擴散區和漏電極互連之間的非重疊部分的區域的耗盡層的寬度。由于較高的漏電壓引起密度隨P型漏擴散區的表面上的存儲層而越來越增加，所以耗盡層的加寬速率越來越受到限制，并且等電位線的密度變得更高以至于引起了用于擊穿電壓的速率確定的電場集中。
因此，在未決專利公開No.2-283072中公開的偏置柵型MOSFET具有如下構造，在該構造中，用于施加偏置電位的電極插入在漏電極互連的正下方的場氧化膜和其上的絕緣中間層之間。在此，與漏電極互連的電位具有相反符號的電位被施加到用于施加偏置電位的電極上。由此，由漏電極互連的電位生成的電荷存儲層被用于施加偏置電位的電極的電位生成的電荷存儲層的生成而抵消或者減小，并且能夠抑制在表面側的密度變化。由此，在漏電極互連的正下方的耗盡層一端以與沒有被漏電極互連覆蓋的部分的耗盡層相似的方式處于加寬的位置，并且電場集中被減小以增加漏擊穿電壓。
如上所述，未決專利公開No.2-283072的目的是提供一種構造，在該構造中在施加到漏電極互連的電位的影響下，減小了在P型漏擴散區中生成的電荷存儲層，并且在漏電極互連的正下方的耗盡層一端與沒有被漏電極互連覆蓋的區域的耗盡層具有相同的加寬的位置。因此，用于施加偏置電位的電極需要形成在漏電極互連的正下方。
對于現有構造難以同時實現高擊穿電壓和減小導通電阻。

發明內容
根據本發明，提供一種包括LDMOS晶體管的半導體器件，包括半導體襯底；形成在半導體襯底上的柵電極；在水平方向上遠離柵電極形成的漏；形成在漏上的漏電極；絕緣膜，其具有比柵絕緣膜的膜厚度厚的膜厚度并且位于柵電極和漏之間；以及電場控制電極，其沿漏電極形成在絕緣膜上。
在本發明的半導體器件中，通過提供上述電場控制電極，并且通過當將電壓施加到柵電極和漏電極時，將施加到柵電極的電壓和施加到漏電極的最大電壓(LDMOS晶體管的擊穿電壓)之間的電壓施加到電場控制電極，使具有高電位的等電位線的密度高的區域向漏電極一側偏移。由此，能夠降低柵電極和絕緣膜的端部之間的接觸點處的電場集中，其中上面的接觸點處易于引起擊穿，并且能夠增加LDMOS晶體管的擊穿電壓。
此外，在將電壓施加到柵電極和漏電極時，通過將上述電壓施加到電場控制電極，能夠在絕緣膜的下部形成電子/空穴存儲層，并且能夠降低LDMOS晶體管的導通電阻。
根據本發明，能夠獲得同時具有高擊穿電壓和降低的導通電阻的LDMOS晶體管。


從結合附圖的如下說明中，本發明的上述和其它目的、優點和特征將更為明顯，其中圖1A示出了根據本發明實施例的半導體器件的剖面圖；圖1B示出了根據實施例的半導體器件的頂視圖；圖2A是示出了用于制造半導體器件的工序的一個例子中的步驟的剖面圖；圖2B是示出了用于制造半導體器件的工序的一個例子中的步驟的剖面圖；圖2C是示出了用于制造半導體器件的工序的一個例子中的步驟的剖面圖；圖3A是示出了用于制造半導體器件的工序的一個例子中的步驟的剖面圖；圖3B是示出了用于制造半導體器件的工序的一個例子中的步驟的剖面圖；
圖3C是示出了用于制造半導體器件的工序的一個例子中的步驟的剖面圖；圖4是示出了沒有電場控制電極的半導體器件的構造的剖面圖；圖5A是示出了當將電壓施加到圖1A和圖1B所示的半導體器件時的電場分布的圖；圖5B是示出了當將電壓施加到圖4所示的半導體器件時的電場分布的圖；圖6是示出了當將電壓分別施加到圖1A和圖1B所示的半導體器件以及圖4所示的半導體器件時的電流值的圖；圖7A是示出了在圖5A所示的點A處的電場分布的放大視圖；圖7B是示出了在圖5B所示的點A處的電場分布的放大視圖；圖8A是示出了在圖1A和圖1B中所示的半導體器件中的電場分布的圖；圖8B是示出了在圖4中所示的半導體器件中的電場分布的圖；圖9是示出了在圖8A和圖8B中由箭頭表示的每個位置處的電子密度和深度之間的關系的圖；圖10是示出了圖1A和1B所示的半導體器件的導通電阻和圖4所示的半導體器件的導通電阻的圖；以及圖11是示出了實施例中的半導體器件的另一個例子的頂視圖。
具體實施例方式
現在將參考說明性實施例在此說明本發明。本領域技術人員將認識到，使用本發明的講述能完成許多可替換實施例并且本發明并不限于用于說明性目的所說明的實施例。
在下文中，將參考

根據本發明的實施例。在此，在所有附圖中相似的組件用相同的參考標號表示，并且在必要時將取消它們的詳細說明。
圖1A和圖1B是示出了根據本實施例的半導體器件的構造的圖，其中該器件包括LDMOS晶體管。
圖1A示出了半導體器件100的剖面圖。在此，半導體器件100具有兩個對稱的LDMOS晶體管。
半導體器件100包括P型硅襯底102；形成在P型硅襯底102上的N型阱擴散層104；形成在N型阱擴散層104中的第一N型擴散區108；以及第一P型擴散區110。此外，半導體器件100包括場氧化膜106，其每個都形成在N型阱擴散層104中的第一P型擴散區110和第一N型擴散區108之間。在P型硅襯底102的表面上，半導體器件100還包括以如下方式形成的柵絕緣膜112，該方式是每個膜112都覆蓋第一P型擴散區110和每個場氧化膜106；以及柵電極120，其每個分別形成在每個柵絕緣膜112上。此外，半導體器件100具有第二N型擴散區109，其每個形成在每個第一N型擴散區108中；漏電極130，其每個分別形成在每個第二N型擴散區109上；形成在第一P型擴散區110中的第三N型擴散區111a和第二P型擴散區111b；以及源電極132，其以電極覆蓋擴散區111a和111b的方式形成。
由于半導體器件100具有兩個對稱的LDMOS晶體管，因此對LDMOS晶體管中的一個進行下面的描述。在本實施例中，在柵電極120和漏電極130之間的場氧化膜106上形成電場控制電極118。電場控制電極118布置得遠離柵電極120。被控制為與施加到柵電極120上的電壓隔離的電壓被施加到電場控制電極118上。在本實施例中，具有與施加到漏電極130的電壓的符號相同符號的電位被施加到電場控制電極118。施加到電場控制電極118的電壓能夠被假設為設置在施加到柵電極120的電壓和施加到漏電極130的最大電壓之間。例如，當施加到柵電極120的工作電壓為5伏(5V)時，施加到電場控制電極118的電壓能夠被假設為設置在5伏和更大，并且等于或小于LDMOS晶體管的擊穿電壓。
后面將詳細說明電場控制電極118的功能。在此，通過將高電壓施加到具有上述構造的電場控制電極118，能夠將當電壓被施加到柵電極120和場氧化膜106時具有高電位的等電位線的密度通常為高的區域偏移到漏電極130一側。因此，能夠減小在柵電極120和場氧化膜106之間的接觸點處的電場集中以增加LDMOS晶體管的擊穿電壓，其中在上述接觸點容易引起擊穿。此外，通過將高電壓施加到電場控制電極118，在場氧化膜106和N型阱擴散層104之間的界面上形成電子存儲層以降低電阻。
雖然，布置電場控制電極118所在的適當位置取決于施加到電場控制電極118的電壓，但是電場控制電極118優選地形成為距離漏電極130比距離柵電極120更近。例如，電場控制電極118能夠在水平方向上形成在漏電極130的邊緣和場氧化膜106的寬度L2的中心之間的漏電極130一側。此外，電場控制電極118能夠具有如下結構，在該結構中，在水平方向上的電場控制電極118的寬度等于或小于場氧化膜106的一半寬度。由此，能夠局部地形成電子存儲層以減小導通電阻而不降低LDMOS晶體管的擊穿電壓。
優選地，電場控制電極118形成為與場氧化膜106相接觸從而有效地執行電場控制電極118的上述功能。
圖1B示出了半導體器件100的頂視圖。在圖中僅布置了柵電極120、漏電極130、源電極132以及電場控制電極118。如圖所示，在本實施例中，電場控制電極118沿漏電極130連續地形成。此外，電場控制電極118以電極118遠離電極120和130二者的方式布置在柵電極120和漏電極130之間。
在本實施例中，柵電極120連接到例如5伏電路，源電極132連接到例如地，以及漏電極130連接到例如總線端。與分別施加到柵電極120和漏電極130的電壓隔離控制的電壓被施加到電場控制電極118。圖1A示出了其中電極118連接到42伏電源的例子。通過將電場控制電極118連接到電源以將電源電壓施加到電極118，無需提供用于將電壓施加到電場控制電極118的單獨的或特殊的單元。因此，可以獲得同時具有高擊穿電壓和降低的導通電阻的LDMOS晶體管，而不使半導體器件100具有復雜結構。
圖2A到圖2C、以及圖3A到圖3C用剖面圖示出了用于半導體器件100的制造工序的一個例子。
首先，使用光致抗蝕劑，將磷選擇性地注入到P型硅襯底102中，并且通過在約1100℃(攝氏溫度)到1200℃的高溫下的熱處理形成具有深度約5μm到15μm的N型阱擴散層104(圖2A)。接著，通過濕法蝕刻去除在P型硅襯底102的表面上由高溫的熱處理形成的氧化膜。此外，在N型阱擴散層104中形成場氧化膜106(圖2B)。
此后，根據已知的光致抗蝕劑工藝，將硼(B)通過具有幾十個納米的薄氧化膜推進到遠離場氧化膜106的位置，以形成第一P型擴散區110。然后，在與形成第一P型擴散區110的區域相對的區域中形成第一N型擴散區108使得區域108與各場氧化膜106接觸。根據已知的光致抗蝕劑工藝，能夠通過將磷(P)注入到其中來形成第一N型擴散區108。接著，通過濕法蝕刻去除殘留在P型硅襯底102的表面上的具有幾十個納米厚度的薄氧化膜。此后，形成柵絕緣膜112(具有大約10納米的膜厚度)(圖2C)。
此后，在P型硅襯底102上形成多晶硅膜(未示出且具有大約150納米到500納米的膜厚度)。然后，根據已知的光致抗蝕劑工藝來干法蝕刻多晶硅膜以形成電場控制多晶硅層114和柵多晶硅層116(圖3A)。根據本實施例的制造半導體器件的方法，電場控制多晶硅層114和柵多晶硅層116能夠同時形成，而不用增加工藝的數量，能夠形成能夠提供同時具有高擊穿電壓和具有減小的導通電阻的LDMOS晶體管的電場控制電極118。
接著，根據已知的光致抗蝕劑工藝，通過將P注入到第一P型擴散區110中來形成n-LDD區(未示出)。此后，在形成氧化膜之后通過回蝕刻在電場控制多晶硅層114和柵多晶硅層116處形成側壁，并且形成電場控制電極118(在水平方向上大約2μm到6μm的寬度)和柵電極120。然后，通過根據已知的光致抗蝕劑工藝的砷(As)注入，在第一P型擴散區110上形成第三N型擴散區111a作為源，并且在第一N型擴散區108上形成第二N型擴散區109作為漏。接著，通過根據已知的光致抗蝕劑工藝的B注入，在第一P型擴散區110上形成第二P型擴散區111b作為外殼引出線部分(圖3B)。
接著，在第二N型擴散區109上形成漏電極130，并且在第三N型擴散區111a和第二P型擴散區111b上形成源電極132。在此，漏電極130和源電極132可以由TiSi2膜構成。電場控制電極118和漏電極130可以形成為在圖中的水平方向上彼此離開例如約1μm。此后，在整個P型硅襯底102上形成絕緣中間層121。例如，絕緣中間層121可以由硼磷硅玻璃(BPSG)(摻雜硼磷的氧化膜)形成。然后，在通過化學機械拋光(CMP)進行絕緣中間層121的平面化之后，根據已知的光致抗蝕劑工藝在絕緣中間層121處形成接觸孔。接著，用導電材料嵌入接觸孔以形成第一接觸122和第二接觸124。此后，形成連接到第一接觸122的第一互連126和連接到第二接觸124的第二互連128(圖3C)。
然后，對比包括沒有電場控制電極118的LDMOS晶體管的半導體器件的功能來說明根據本實施例的半導體器件100的功能。
圖4是示出了包括沒有電場控制電極118的LDMOS晶體管的半導體器件200的構造的剖面圖。半導體器件200與根據本發明的半導體器件100的不同之處在于不包括電場控制電極118(見圖1A和1B)。但是，因為半導體器件200在除了上述不同點之外具有與半導體器件100的構造相似的構造，因此將在下文中取消詳細的說明。
首先，將說明根據本實施例的半導體器件100的off擊穿電壓增加的功能。
圖5A是示出了當將電壓施加到圖1A和圖1B所示的半導體器件100上時的電場分布的圖，圖5B是示出了當將電壓施加到圖4所示的半導體器件200上時的電場分布的圖。
圖5A示出了在半導體器件100中的電場分布，圖5B示出了在半導體器件200中的電場分布。在此，將零伏特的電壓施加到柵電極120，將LDMOS晶體管的off擊穿電壓施加到漏電極130，并且將50伏特的電壓施加到電場控制電極118。假設場氧化膜106的寬度(圖1A和圖4中的L2)為5μm。假設與場氧化膜106重疊的柵電極120的寬度(L1)是1μm，電場控制電極118的寬度是0.6μm，柵電極120的一端和電場控制電極118之間的距離(L3)是2.5μm。在這些情況中的任何一個中，電場強度在圖中用A表示的點處變得最大以在上述點的每一點處引起擊穿。
如圖5A所示，通過將高電壓施加到根據本實施例的半導體器件100的電場控制電極118，能夠使具有高電位的等電位線(其中數值的單位是“V伏特”)的密度為高的區域向漏電極130一側偏移。由此，降低了在點A處的電場的負載，并且與圖5B所示的現有半導體器件200相比，能更加增加off擊穿電壓。
在圖5A所示的例子中，將50伏特的電壓施加到電場控制電極118，50伏特的電位線在柵電極120一側，并且離電場控制電極118的距離近。由此，為了降低在點A處的電場的負載，優選地將電場控制電極118盡可能地布置得距離漏電極130近，這是因為施加到電場控制電極118的電壓的等電位線位于柵電極120一側并且距離電極120比距離電場控制電極118更近。此外，優選地將施加到電場控制電極118的電壓增加到某種程度。
圖6是示出了當將電壓分別施加到圖1A和圖1B所示的半導體器件100和圖4所示的半導體器件200時的電流值的圖。同樣在該情況下，將50伏特的電壓施加到電場控制電極118。在沒有電場控制電極118的半導體器件200中，在Vds＝約90伏特處引起擊穿。另一方面，在本實施例的半導體器件100中，在Vds＝約105伏特處引起擊穿。因而，通過在柵電極120和漏電極130之間設置電場控制電極118，并且將高電壓施加到電場控制電極118，能夠增加半導體器件100的off擊穿電壓。
圖7A是示出了在圖5A所示的點A處的電場分布的放大圖，圖7B是示出了在圖5B所示的點A處的電場分布的放大圖。在此，將80伏特的電壓Vds施加到半導體器件100和半導體器件200二者。圖中示出了1e5.5V/cm的電場分布。如圖7A所示，與圖7B所示的沒有電場控制電極118的半導體器件200中的情況相比，在根據本實施例的半導體器件100中1e5.5V/cm的電場的分布區域較小。也就是說，如上所述，示出了通過將高電壓施加到電場控制電極118，能夠使具有高電位的等電位線的密度為高的區域向漏電極130一側偏移，并且能夠降低在點A處的電場集中。
由此，根據本實施例的半導體器件100能夠增加LDMOS晶體管的擊穿電壓。認為該原因是由于具有高電位的等電位線的密度為高的區域向漏電極130一側偏移，所以在柵電極120處的電場集中被降低以減少擊穿的發生。
接著，將說明根據本實施例的半導體器件100的降低導通電阻的功能。
圖8A是示出了當將電壓施加到圖1A所示的半導體器件100的電場分布的圖，圖8B是示出了當將電壓施加到圖4所示的半導體器件200的電場分布的圖。
圖8A是示出了半導體器件100中的電場分布的圖，圖8B是示出了半導體器件200的電場分布的圖。在此，柵電極120連接到5伏電路，將大約50伏特的電壓施加到電場控制電極118。
圖9是示出了在圖8A和圖8B中的箭頭所示的每個位置處的電子密度和深度之間的關系的圖。
在半導體器件200中，在包括具有0μm深度的位置的位置處的電子密度為大約1×1016cm-3。在半導體器件100中，以與半導體器件200相似的方式，在具有-(負)0.2μm的深度的位置處，電子密度為大約1×1016cm-3。但是，對于半導體器件100，電子的密度隨著位置的深度接近場氧化膜106和N型阱擴散層104之間的界面而變得更高，在具有0μm的深度的位置(在氧化膜106和N型阱擴散層104之間的界面上)處，電子的密度為大約1×1018cm-3。在根據本實施例的半導體器件100中，認為由于將約50伏的高電壓施加到電場控制電極118，電子匯聚在場氧化膜106和N型阱擴散層104之間的界面上以增加在界面上的電子密度。
圖10是示出了半導體器件100的導通電阻和半導體器件200的導通電阻的圖。該圖示出了了半導體器件100的導通電阻和半導體器件200的導通電阻，假設半導體器件200的導通電阻(Aron)是標準值(0％)。因此，發現與半導體器件200的導通電阻相比，半導體器件100的導通電阻降低約11.2％。認為該原因是由于具有高密度電子的較厚電子存儲層能夠形成在場氧化膜106和N型阱擴散層104之間的界面上的附近，所以能夠降低電阻。
如上所述，根據本實施例的半導體器件100，能夠增加LDMOS晶體管的擊穿電壓。此外，根據本實施例的半導體器件100，能夠降低LDMOS晶體管的導通電阻。
盡管參考附圖在上面說明了根據本發明的實施例和例子，但是本實施例和本例子被認為是說明性的，并且能夠應用除了上述構造之外的各種構造。
圖1A和圖1B示出了在其中柵電極120和漏電極130(漏第二N型擴散區109)以條形圖案延伸，并且在其間沿第二N型擴散區109形成電場控制電極118的構造。根據本發明的半導體器件不限于上述構造，而是能夠應用于具有各種構造的LDMOS晶體管。圖11是示出了半導體器件100的另一個例子的圖。在此，以電極130包圍柵電極120的所有側面的方式形成漏電極130。以電極118連續地包圍柵電極120的所有側面的方式沿漏電極130形成電場控制電極118。本發明能夠被用于這樣的半導體器件100。
盡管上述實施例說明了其中在場氧化膜106上形成電場控制電極118的構造，但是本發明并不限于上述構造，而是能夠采用另一構造，其中在場氧化膜106上不形成電場控制電極118，而具有膜厚度厚于柵絕緣膜112的膜厚度的絕緣膜形成在N型阱擴散層104上，并且在其上形成電場控制電極118。
顯然，本發明不限于上述實施例，在不偏離本發明的范圍和精神的情況下可以修改和變化。
權利要求
1.一種包括LDMOS晶體管的半導體器件，包括半導體襯底；形成在所述半導體襯底上的柵電極；在水平方向上遠離所述柵電極形成的漏；形成在所述漏上的漏電極；絕緣膜，其具有比柵絕緣膜的膜厚度厚的膜厚度并且位于所述柵電極和所述漏之間；以及電場控制電極，其沿所述漏電極形成在所述絕緣膜上。
2.根據權利要求1的半導體器件，其中構造所述電場控制電極使得與施加到所述漏電極的電壓的符號具有相同的符號的電位施加到所述電場控制電極。
3.根據權利要求1的半導體器件，其中構造所述電場控制電極使得電源電壓施加到所述電場控制電極。
4.根據權利要求2的半導體器件，其中構造所述電場控制電極使得電源電壓施加到所述電場控制電極。
5.根據權利要求1的半導體器件，其中所述電場控制電極在水平方向上具有等于或小于所述絕緣膜的一半寬度的寬度。
6.根據權利要求2的半導體器件，其中所述電場控制電極在水平方向上具有等于或小于所述絕緣膜的一半寬度的寬度。
7.根據權利要求3的半導體器件，其中所述電場控制電極在水平方向上具有等于或小于所述絕緣膜的一半寬度的寬度。
8.根據權利要求1的半導體器件，其中所述電場控制電極在所述水平方向上形成為距離所述漏電極比距離所述柵電極近。
9.根據權利要求2的半導體器件，其中所述電場控制電極在所述水平方向上形成為距離所述漏電極比距離所述柵電極近。
10.根據權利要求3的半導體器件，其中所述電場控制電極在所述水平方向上形成為距離所述漏電極比距離所述柵電極近。
11.根據權利要求5的半導體器件，其中所述電場控制電極在所述水平方向上形成為距離所述漏電極比距離所述柵電極近。
全文摘要
半導體器件(100)包括LDMOS晶體管，其包括P型硅襯底(102)；形成在P型硅襯底(102)上的柵電極(120)；在水平方向上遠離柵電極(120)形成的漏(第二N型擴散區109)；形成在漏(第二N型擴散區109)上的漏電極(130)；位于柵電極(120)和漏電極(130)之間并且具有比柵絕緣膜(112)的膜厚度厚的膜厚度的絕緣膜(場氧化膜106)；以及在絕緣膜上沿漏電極(130)形成的電場控制電極(118)。
文檔編號H01L29/78GK1755944SQ200510106819
公開日2006年4月5日 申請日期2005年9月22日 優先權日2004年10月1日
發明者藤井宏基 申請人:恩益禧電子股份有限公司