埋入式可切換功率環的制作方法

專利名稱：埋入式可切換功率環的制作方法
技術領域：
本發明與一種高效功率的集成電路設計有關，尤其是，本發明與一種包含埋入是可切換功率供應的集成電路有關。此外，本發明與一種設計集成電路布局的方法有關。
背景技術：
近年來，芯片系統(sys tems-on-chip，SoCs)的功率消耗已經成長到相當嚴苛的程度。目前在可攜式裝置上的產業發展趨勢已經證明了以越來越低的功率/能量消耗來執行增強性能的需求。因此，整個系統的功率使用的最佳化以及電池的壽命最大化的追求已經產生了多種方法來智能性及動態調整一芯片上的性能以及功率消耗。
一種先前技術中的方法是以不同的電壓及/或不同的時脈速率來驅動不同的芯片區域，以為了降低功率消耗。
在靜態功率消耗的節制方面，隨著在深次微米CMOS電路的門檻電壓、信道長度以及柵極氧化層厚度的降低，在深次微米CMOS電路的漏電流將會變成所消耗功率的一大部分。因此，多重門檻電壓的設計已經變成降低漏電流所必須的方法之一。隨著高門檻電壓(HVT)相較于正常的門檻電壓(RVT)的基本上表現出具有更低的漏電流，因而使得所泄漏的功率可以藉由這樣的方式而降低。然而，為了維持正常門檻電壓在時間上的優勢，在特定組件上使用正常門檻電壓設計仍然是芯片設計上的必要手段之一。
更詳細地說，在正常門檻電壓與高門檻電壓之間的漏電流可以隨著比較的技術的一個函數而變化。舉例來說，在0.13微米技術中，在正常門檻電壓值設計上的漏電流是高門檻電壓設計的18倍高。而到了90納米的技術中，這個比例就變成65。而隨著上述的例子，當比較90納米技術中的正常門檻電壓值設計下的漏電流與0.13微米技術下的高門檻電壓值設計下的漏電流，可以發現這個比例可以達到25倍。
在先前的技術領域中，關掉集成電路上任何沒有使用到的電路部分，以使得裝置的靜功率消耗(static power consumption)大幅降低，是另一種可能應用的策略之一。而使用外部的裝置來降低一COMS電路的功率也是目前所使用的一種方法之一。如圖1所示，其表示一種支持一芯片2與一功率控制裝置3的印刷電路板(PCB)3。所述的功率控制裝置3透過線路PWR1與PWR2而連接到所述的芯片2上的功率供應輸入接腳4.1、4.2及4.3。在該芯片上，所述的功率路徑分配是由延伸于所述的芯片2周圍的一所謂的功率供應環5來實施。所述的功率供應環5是一個兩線結構，用以提供VDD與VSS電壓。集成電路上的埋入式模塊6.1與6.2則藉由以一固定距離延伸整個芯片2兩線的VDD/VSS連接線8來連接所述的功率供應環5。所述的芯片2的整個電路部份或其上的一部份電路將會由所述的功率控制裝置3適當的進行關閉操作。
然而，外部的功率控制策略具有下列的兩個缺點從集成電路的觀點來看，外加的供應輸入接腳4.1、4.2及4.3會造成更大的芯片面積需求，而這樣的缺點是在限制接腳的芯片設計上是非常嚴重的問題。而從顧客的觀點來看，所述的印刷電路板1會變得更加復雜，甚至可能會需要額外的金屬層，因而造成整個電路基板以及最終成品的價格上的增加。
除此之外，從先前技術中可以知道內存可以藉由埋入內部的組件而進行內部切換，而這個埋入內部的組件通常被稱作“內存開關(romswitch)”，如圖2所示。圖2表示多個埋入式內存M1、M2、...Mn(其中n為大于1的整數)，彼此相鄰的排列在一起，其中，兩個內存開關(romswitch)7.1與7.2則排列在所一串行內存M1、M2、...Mn的兩側。每一內存開關(romswitch)7.1、7.2都供以整個功率線路VDD及VSS。所述的內存開關(romswitch)7.1與7.2是由功率控制信號pwr_cntrl所控制。根據所述的功率控制信號pwr_cntrl的邏輯狀態，所述的輸入接線VDD連接到一輸出接線VDD_MEM。所述的VSS與VDD_MEM都被引導到所述的內存M1、M2、...Mn以作為一功率供應源。因此，根據所述的功率控制信號pwr_cntrl的邏輯狀態，所述的內存M1、M2、...Mn可藉由內建于所述芯片上的所述內存開關(romswitch)7.1與7.2所激活或關閉。

發明內容
因此，本發明的一個目的在于提供低成本而且在設計上更具有優勢的具可切換電路塊的集成電路。此外，本發明的另一目的在于提供一種計算機程序，其包含用于集成電路的設計流程開發的單元數據庫，該計算機程序可支持具有最佳化功率供應結構設計以及降低功率消耗的集成電路的設計流程發展。
本發明的技術特征將藉由如獨立權利要求1與獨立權利要求8所述的技術特征來達成。本發明其它的較佳具體實施例則由附屬的權利要求項來達成。
根據權利要求1所述，本發明的所提出的一種集成電路包含一埋入式可切換功率環，用以供應功率(或電源)給排列在所述的可切換功率環內的電路模塊。所述的可切換功率環包含一切換控制單元，用以產生一激活/關閉控制信號；以及多個由所述的激活/關閉控制信號所控制的切換功率單元，用以提供一切換電流，以作為所述的電路模塊的功率供應。所述的多個切換功率單元以及較佳者也包含在內的切換控制單元在所述的集成電路上都是排列成環狀排列的。
因此，本發明的基本概念在于一種埋入式可切換功率環，其中，所述的埋入式可切換功率環可以用于從內部激活/關閉一芯片上的任何所要求的設計部份或組件(電路模塊)。這樣允許了這些裝置上的靜態功率消耗(與漏電流有關的功率消耗)達到大幅降低的效果。
除此之外，本發明結合傳統的(兩線式)功率環的較佳功率分布性能與所述的“內存開關(romswitch)”策略(如圖2所示，不過經過改良)的內建于芯片上的功率切換設計。這個設計概念在將一傳統的內存開關(romswitch)分割成切換控制單元以及切換功率單元，以提供切換功率單元的多樣性以及將這些單元(多個切換功率單元以及額外的切換控制單元)以一環狀排列狀態而排列在所述的集成電路上。
所述的功率環設計可以在不會造成面積需求增加與設計復雜度增加的情況下完成。除此之外，所述的功率將會以相似于目前所習知的技術中，在一芯片上實施分布功率分布最佳效果的傳統(兩線式)功率環的一正常的方式來分布，也就是說所述功率環內部電路模塊的每一側都可以用來作為功率供應的輸入側。除此之外，所述的埋入式功率環的功率部分，也就是多個切換功率單元將會自動地根據所述的功率環的周長而調整大小。因此，若所述的功率環具有較大的面積時將會具有較強力的開關以提供足夠的電流到所述的內部區域內的電流模塊。
較佳者，所述的埋入式可切換功率環包含兩個總體功率(電源)供應接線以及一切換功率接線，其中所述的總體功率供應接線其中之一以及所述的切換功率接線連接到所述的可切換功率環內部所排列的電路模塊。所述的可切換功率接線可以是切換的VSS或切換的VDD。
所述的埋入式可切換功率環的一較基具體實施例中要求所述的兩個總體功率供應接線以及所述的切換功率接線建構在所述的集成電路的兩個金屬層中。在這樣的情況下，通常會比較希望使用較低層的金屬層，而且最好是第二金屬層或第三金屬層。盡可能的使用較低層的金屬層可以改善內部連接線對于由所述的埋入式可切換功率環所圍繞的電路模塊的路線方向的可分配性(也就是指接腳的可存取程度(accessibility))。
較佳者，所述的切換功率單元設計成彼此相互連接在一起。也因此，所述的埋入式可切換功率環可以設計成在所述的切換功率單元之間不需要有間隙單元或接線存在的電路布局。
較佳者，有多個埋入式可切換功率環建構于所述的集成電路上。所述的埋入式可切換功率環可以獨立地開啟與關閉所述的芯片上所圍繞出來的區域。這樣的設計允許具有最佳化降低功率消耗性能的芯片具有一彈性的且低成本的功率分配管理。
除此之外，本發明也與一種利用計算機程序來設計所述的集成電路布局的方法，其中所述的計算機程序可以用來執行單元布局設計程序以及具有一單元數據庫，用以儲存單元數據。所述的單元數據庫標示代表一切換控制單元的一第一單元，以產生一開啟/關閉控制信號；以及代表由所述的開啟/關閉控制信號所控制的一第二單元，用以提供一切換電流，以提供芯片上的功率供應。所述的方法包含以一環狀的方式排列所述的第二單元的步驟，較佳者，這些第二單元是排列成彼此相鄰在一起。
根據所述的方法，所述的埋入式可以切換功率可以一簡單而且低成本的方式來設計。另一較佳實施例中，所述的埋入式可切換功率環結構也和傳統的接腳環類似。因此，通常已經存在以環狀方式排列這些組件(所述的第二單元以及其它的第一單元)的演算方式。因此，傳統用來設計一半導體裝置的電路布局的計算機程序也可以在使用一個包含所述的第一與第二單元的單元數據庫的情況下而用來布局所述的埋入式可切換功率環。


本發明得藉由下列的較佳具體實施例配合所附加圖式的詳細說明，以更加了解本發明的技術特征，其中圖1表示先前技術中一種典型的具外部功率控制的印刷電路板的功率系統；圖2表示先前技術中內存裝置的一種典型的埋入式功率切換的功率系統；圖3圖標說明根據本發明的一種利用埋入式功率環定義集成電路上一可切換功率區域的功率系統；圖4圖標說明一種該埋入式可切換功率環的三個子塊的電路構造及排列；圖5圖標說明一埋入式可切換功率環的架構；圖6表示圖5的功率環架構的兩個子塊的電路布局；圖7表示執行于一集成電路的金屬層2與金屬層3的一埋入式可切換功率環的圖標說明；圖8表示一種用于設計流程圖計算的計算機系統塊圖；第9圖表示一種由圖8的計算機系統所執行的流程圖。
具體實施例方式
請參閱圖3，其表示一芯片布局的平面圖。如同一般所知，一系列的接點11排列在該芯片2’的周邊位置上。VSS接線12a與VDD接線12b于整個芯片2’上從其中一側延伸到另一側。具有三條電源/接地線路的一可切換功率環13(也就是具有比標準的功率環線路更多的功率環)存在于該芯片2’上，其中該功率環的VSS線路以下標a來表示，而VDD線路則以下標b來表示。除了功率環VSS接線13a與VDD接線13b以外，所述的功率環13還具有一切換VSS接線14。
一個階層式的實體或塊被所述的可切換功率環13所隔離。所述的階層式實體包含一個或多個功能性模塊15.1、15.2、15.3、15.4電連接到VDD接線13b與切換VSS接線14。所述的功能性模塊15.1、15.2、15.3、15.4埋入于集成電路2’的芯片模塊或者是芯片系統(SoC)的設計中，例如內存系統、邏輯控制器、處理器核心、接口等。除此之外，所述的可切換功率環13隔離了一邏輯模塊16。如同所有位于所述的可切換功率環13內部的組件，所述的邏輯模塊16也藉由所述的VDD接線13b以及切換VSS接線14供以電源。
一致能信號PWR_CTRL 17(如圖4所示)用來驅動/撤銷所述的埋入式功率環13。在驅動的狀態下，所述切換VSS接線14連接到VSS接線13a，而在撤銷驅動的狀態下，切換VSS接線14則切斷與所述的VSS接線13a的連接。所述的致能信號PWR_CTRL 17必須由該芯片的一部份所產生，其中該部分必須維持不停地供電，也就是說該部分必須位于所述的功率環13的外部。
所述的集成電路2’可能更包含其它的功能性模塊18.1、18.2以及18.3，其中這些功能性模塊18.1、18.2、18.3位于所述的埋入式可切換功率環13的外側。這些功能性模塊18.1、18.2、18.3電連接到所述的VSS接線12a與所述的VDD接線12b。
值得注意的是，所述的切換接線14也可能支持切換VDD接線而不是如圖3所示的切換VSS接線。在這樣的情況下，所述的接線12a與所述的接線13a為VDD接線而接線12b與接線13b則為VSS接線。
圖4表示所述的埋入式可切換功率環13的兩個基礎架構塊，也就是切換控制子塊20與切換功率子塊30。
所述的切換控制子塊20由驅動器21、反流器22、場效應晶體管23以及具反向輸入24的或門所組成。所述的切換功率子塊30則具有一驅動器31以及一場效應晶體管32，其中所述場效應晶體管32的柵極由所述的驅動器31的輸出所控制。
根據作為所述切換控制子塊輸出的一切換功率控制信號25的電壓等級，所述的切換功率子塊30的場效應晶體管32將被管制出入(gated)或傳導。假如所述的場效應晶體管32被管制的話，所述的埋入式可切換功率環13將會關閉。相反地，于傳導狀態下，所述的埋入式可切換功率環13將會開啟。
所述的切換控制子塊20以及所結合的一切換功率子塊30包含一傳統內存開關(ROMSWITCH)7.1、7.2的電路。從這樣的內存開關(ROMSWITCH)7.1、7.2開始，本發明的構想在于將所述的切換控制子塊20以及所述的切換功率子塊30上的內存開關(ROMSWITCH)7.1、7.2分離以供多個切換功率子塊30使用，并且利用這些多個切換功率子塊30作為如圖3所示的一功率環的基礎組件。必須注意的是，所述的驅動器31將控制信號25從一切換功率子塊引導到另一切換功率子塊30。多重的切換功率子塊30是需求的，以能夠提供足夠的電流到功率環13所隔離的這些組件15.1、15.2、15.3、15.4及16。
圖5表示所述的埋入式可切換功率環的一種執行方式的具體實施例。在圖5中，相等或相似的電路構件將以前面所使用的圖式符號來表示。從圖5中可以看出，以長方形方塊來表示的切換功率子塊30直接以彼此相鄰的型態來排列，而在任兩個切換功率子塊30間并沒有任何分離部位存在。除此之外，在這個實施例中，所述的切換控制子塊20則直接整合于所述的埋入式功率環13中。在與先前技術中的ROMSWITHCES的概念關系上，這表示所述的切換功率子塊30以及切換控制子塊20必須重新設計，以使得這樣的電路可以盡可能的與所需要的多個子塊20、30相鄰接，如圖5所示。所述的功率環13隨后藉由鄰接這些子塊20、30、30...、30或者是30、30、...30。所述的切換控制子塊20隨后由外部的致能信號17(PWR_CTRL)所控制。
當然，如圖5所示的設計是可以彈性變化而且本發明也涵蓋了具有一個或多個切換功率子塊30由一個三接線的連接所取代的實施例。
圖6圖標說明所述的可切換功率環13架構更詳細的具體電路布局。該電路布局中具有兩個子塊，其中這兩個子塊可以是切換控制子塊20與切換功率子塊30或者是兩個都是切換功率子塊30。從圖6中可以明顯看出，圖中的連接點(接腳)13a(VSS)、13b(VDD)及14(在這里表示切換VDD)彼此間對齊排列并且彼此間直接電接觸。
圖7圖標說明所述的埋入式可切換功率環13在一芯片布局的金屬層2與金屬層3的實施方式。從圖中可以很明顯的看出所述的埋入式可切換功率環13接線在金屬層2中形成水平的接線，而在金屬層3中則是形成鉛直的接線。功率環內部接腳在金屬層3中形成沿著鉛直方向排列的接腳序列而在金屬層4中則形呈沿著水平方向排列的接腳序列。在所述的芯片布局中，被引入或導出所述功率環13的信號是由，例如連接到所述接腳的連接線33、或34所負責傳送。通常會盡可能在較低層形成所述功率環的連接線，以維持對所述埋入式可切換功率環所圍繞的電路模塊15.1、...15.5的高接腳存取性。這樣確保了所述的功率環13可以只局限這些較低金屬層，而使得較高金屬層可以藉由連接線33、34而將信號傳導跨越所述的功率環13。因此，金屬層2與金屬層3(也就是所述的芯片2’金屬層設計中的第二及第三低的金屬層)是較適合用來實施所述的金屬環13。
本發明最重要的其中一個優勢在于所述的芯片2’任何的設計部份或組件上的功率降低都可以由內部來實施。這樣也增加了集成電路上這些可以降低功率的組件的細致度，因而不但不再需要額外的接腳，而且功率的控制策略也會因為不再需要透過與其它芯片的接口而變得更簡單且更快速。而且功率激活時也會更加平順化，以避免產生任何突發的電流值或使得芯片的電壓降低而對所設計的其它工作組件造成操作時間上的沖擊。
在同一芯片2’上也可能會同時排列多個埋入式可切換功率環13，而且可能是使用不同電壓供應的可切換功率環。在這樣的情況下，在這樣的情況下，用于每一可切換功率環13的致能信號最好是由一直維持開啟(備用)狀態的一芯片區域上的一功率控制單元來產生不同的致能信號17。
計算器的設計流程工具以廣泛地應用于設計半導體裝置的電路布局。圖8即表示應用于設計流程計算的一計算機系統的示意塊圖。簡單來說，所述的計算機系統包含一處理器40、一輸入裝置41、一顯示器42、一第一內存43、一第二內存44以及一第三內存45。所述的輸入裝置41、顯示器42以及所述的內存42-45都連接到所述的處理器40上。集成電路的設計流程開發的計算機程序數據43a儲存于所述的第一內存43中。另外，包含所有用于設計流程開發程序中所有單元的技術數據的單元數據庫則儲存于所述的第二內存44中。而所述的處理器40所要計算的電路布局數據(也就是說所要進行處理的數據)45a則儲存于所述的第三內存45中。
所述的單元數據庫44a可以是目前先前技術中的單元數據庫，只不過還增加了兩個額外的單元，其中，第一個額外單元為定義如圖4中所述的切換控制子塊20的數據，而第二個額外單元則為定義如圖4中所述的切換功率子塊30的數據。
如圖8所示的計算機系統是用來執行如第9圖所示的簡單流程圖。
在第一設計步驟S1中，所述的集成電路2’或芯片系統(SoC)所需要的功能利用一硬件描述語言來說明，其中最常見的即是可編程的VHDL(Very-high speed IC Hardware Description Language)語言。這樣的設計層級被稱為緩存器轉換層級(Register Transfer Level，RTL)。在復雜的芯片系統(SoC)中，步驟S1包含所有在集成電路或芯片系統(SoC)上的模塊(例如，內存、處理器核心、總線以及外圍組件等)的產生。
在步驟S2中，系統的整合與合成被完成。高層級整合中的單元間調和以及電路連接清單(netlists)都被取出而且所述的電路連接清單也被合成。所述的電路連接清單是用來描述包含于被設計的集成電路上的邏輯單元以及單元連接線。
前述的步驟S1與S2都是目前所習用的技術。
而在步驟S3中，各單元的配置與接線(也就是所謂的置放位置與路線安排)都在這個步驟中實施，其中，所述的接腳環5在這個步驟中制造出來而且集成電路的功率網絡也在這個步驟中完成路線安排。在這個步驟中，所述的額外單元，切換控制單元20與切換功率單元30于這個步驟中完成建置，以建立如第5-7圖所示的一個或多個的埋入式可切換功率環13。因此，不需要在切換控制單元20與切換功率單元30之間及/或兩個相鄰的切換功率單元之間再置放間隙單元。所述的埋入式可切換功率環13可以藉由已經存在的用來置放接腳環設計中的演算值來安排且規劃其路線。隨后，在主要的邊緣區域上的層級轉換器以及提供絕緣的鉗位單元以及其它的標準單元也進行位置與路線的規劃。
在步驟S3完成所有的路線規劃后，時間分析(步驟S4)緊接著實施，以為了用于計算最佳的電路連接清單(步驟S5)。步驟S4與步驟S5可以由任何目前先前技術中所常見的適當時間分析工具來執行。
組件符號說明1印刷電路板2芯片4.1、4.2、4.3功率供應輸入接腳5功率供應環6.1、6.2 埋入式模塊8連接線7.1、7.2 內存開關M1、M2、...、Mn 內存Pwr_cntrl功率控制信號VDD_MEM 輸出接線11 接點2’ 芯片12a VSS接線12b VDD接線13 可切換功率環13a VSS接線13b VDD接線14 切換VSS接線16 邏輯模塊15.1、15.2、...、15.5電路模塊18.1、18.2、18.3 功能性模塊20 切換控制子塊30 切換功率子塊25 切換功率控制信號17、PWR_CTRL 致能信號21 驅動器22 反流器23 場效應晶體管24 或門32 場效應晶體管31 驅動器
33 接腳連接線34 接腳連接線43 第一內存44 第二內存45 第三內存S1-S5 步驟
權利要求
1.一種包含一埋入式可切換功率環的集成電路，用以提供功率至配置在所述可切換功率環(13)內的電路模塊(15.1、15.1、…、15.5)，所述的可切換功率環(13)包含一切換控制單元(20)，用以產生一開啟/關閉控制信號，以及多個切換功率單元(30)，其由所述的開啟/關閉控制信號所控制，用以提供一切換電流作為所述電路模塊(15.1、15.1、…、15.5)的功率供應，其中所述的多個切換功率單元(30)是以一環狀形態排列在所述的集成電路(2’)上。
2.如權利要求1所述的集成電路，其特征在于所述的可切換功率環(15)的切換控制單元(20)是所述的環狀型態的一集成部分。
3.如權利要求1或2所述的集成電路，其特征在于所述的埋入式可切換功率環(13)包含兩個總功率接線(13a、13b)以及一切換功率接線(14)，其中所述的總功率接線(13b)中其一以及所述的切換功率接線(14)是連接到排列在所述的可切換功率環(13)內部的所述電路模塊(15.1、15.1、…、15.5)。
4.如權利要求3所述的集成電路，其特征在于所述的兩個總功率接線(13a、13b)以及一切換功率接線(14)建立在所述的集成電路(2’)的兩個金屬層中。
5.如權利要求4所述的集成電路，其特征在于所述的兩個金屬層為第二金屬層與第三金屬層。
6.如前述權利要求任一項所述的集成電路，其特征在于所述的切換控制單元(20)以及所述的切換功率單元(30)是設計成直接彼此相鄰。
7.如前述權利要求中任一所述的集成電路，其特征在于多個埋入式可切換功率環(13)是建構于所述的集成電路(2’)上。
8.一種設計集成電路(2’)電路布局的方法，所述方法利用一種計算機程序(43a)以執行一單元布局設計流程以及儲存單元數據的一單元數據庫(44a)，其中所述的單元數據庫(44a)標示了一第一單元，其代表一切換控制單元(20)，用以產生一開啟/關閉控制信號；以及一第二單元，其代表由所述的開啟/關閉控制信號所控制的一切換功率單元(30)，用以提供一切換電流作為所述芯片上的功率供應；其中，所述的方法包含步驟將多個所述第二單元以一環狀型態置放在所述的集成電路(2’)上。
9.如權利要求8所述的方法，其特征在于至少部分第二單元(30)彼此相鄰地排列在一起。
10.如權利要求8或9所述的方法，其特征在于所述的第一單元(20)置放以成為所述的環狀型態的集成部分。
全文摘要
一種集成電路，其包含一埋入式可切換功率環，用以提供功率給排列在所述的可切換功率環(13)內部的電路模塊(15.1、15.2、...、15.5)。所述的可切換功率環(13)包含一切換控制單元(20)，用以產生一開啟/關閉控制信號，以及多個由開啟/關閉控制信號所控制的切換功率單元(30)，用以提供一切換電流以作為所述的電路模塊(15.1、15.2、...、15.5)的功率供應。所述的多個切換功率單元(30)以一環狀型態排列在所述的集成電路(2’)上。
文檔編號H01L27/02GK1752985SQ20051010409
公開日2006年3月29日 申請日期2005年9月19日 優先權日2004年9月20日
發明者S·雷多塔, J·勞徹 申請人:因芬尼昂技術股份公司