專利名稱：半導體元件及其制造方法
技術領域：
本發明涉及一種半導體元件及其制造方法，特別是涉及一種適用于于納米級元件的金氧半導體元件及其制造方法。
背景技術：
隨著集成電路集成度的日益提升，半導體元件的尺寸亦隨之縮小。當金氧半導體(Metal Oxide Semiconductor，MOS)晶體管的尺寸縮小時，其通道長度亦必須隨之縮小。然而，MOS晶體管的通道尺寸不能無限制的縮減。當其長度縮小到某一定的程度時，各種因通道長度變小而衍生的問題便會發生，這個現象便稱為短通道效應。而所謂的短通道效應除了會造成元件啟始電壓(Vt)下降以與柵極電壓(Vg)對MOS晶體管的控制發生問題之外，另一擊穿效應的現象也將隨著通道尺寸的縮短而影響MOS晶體管的操作。尤其是當金氧半導體(Metal Oxide Semiconductor，MOS)晶體管的尺寸縮小至進入納米等級(Nanometer scale)時，短通道效應與擊穿效應會更為嚴重，而使得半導體元件無法進一部的縮小。
現有對于抑制半導體元件的短通道效應及擊穿效應的方法已有許多研究。圖1所繪示為現有一種半導體元件的結構剖面圖。
請參照圖1，此半導體元件由基底100、柵極結構102、間隙壁108、源極區110、漏極區112、輕摻雜區114及口袋型摻雜區116。柵極結構102設置于基底100上，柵極結構102具有柵氧化層104與柵極導體層106。間隙壁108設置于柵極結構102的側壁。源極區110與漏極區112設置于柵極結構102兩側的基底100中。輕摻雜區114設置于間隙壁108下方的基底100中，且與源極區110或漏極區112相鄰。口袋型摻雜區116(Pocket Implantregion，又稱為Halo Implant region)設置于輕摻雜區114下方。口袋型摻雜區116中所注入的離子型態為與輕摻雜區114及源極區110/漏極區112中所摻雜的離子型態相反，用以抑制半導體元件的短通道效應及擊穿效應。
在上述的半導體元件中，于輕摻雜區114的底下設置一反態的摻雜區(口袋型摻雜區)，可抑制半導體元件的短通道效應及擊穿效應。然而，由于在形成此種半導體元件的工藝中，需要經過多道熱工藝，而會造成口袋型摻雜區中所摻雜的離子產生擴散，因此對于抑制短通道效應的功效實在有限。而且，在半導體元件中設置口袋型摻雜區116與輕摻雜區114將不利于半導體元件的尺寸的縮小，而無法提高元件的集成度。
發明內容
本發明的目的就是在提供一種半導體元件及其制造方法，于源極區與漏極區之間設置有介電阻擋層，而可以降低漏極的電場，并減少短通道效應。
本發明的再一目的是提供一種半導體元件及其制造方法，不需要設置輕摻雜區及口袋摻雜區，而可以增加元件集成度，并能夠適用于納米級元件。
本發明提出一種半導體元件，包括柵極結構、源極區、一漏極區與一對介電阻擋層。柵極結構設置于基底上。源極區與漏極區分別設置于柵極結構兩側的基底中，其中在柵極結構下方、且位于在源極區與漏極區之間有通道區。一對介電阻擋層分別設置于柵極結構下方的基底中，且位于源極區及漏極區之間。
在上述的半導體元件中，一對介電阻擋層可鄰接柵極結構或者一對介電阻擋層與柵極結構之間分別相距一距離。一對介電阻擋層的材料包括氧化硅。
在上述的半導體元件中，一對介電阻擋層為多層結構。此一對介電阻擋層分別包括一氧化硅層與一氮化硅層，且氧化硅層鄰接通道區。氧化硅層鄰接柵極結構，氮化硅層與柵極結構相距一距離。
在上述的半導體元件中，柵極結構包括柵介電層、柵極導體層與頂蓋層。在柵極結構的側壁可設置間隙壁。
在本發明的半導體元件中，由于在源極區及漏極區與通道區之間設置有介電阻擋層，因此可以降低漏極的電場，并減少短通道效應。
而且，在上述的半導體元件中，不需要設置輕摻雜區及口袋摻雜區，而可以增加元件集成度。此外，由于介電阻擋層可以減少納米級元件的漏極引發阻擋降低(Drain Induced Barrier Lowering，DIBL)效應，因此本發明的半導體元件能夠適用于納米級元件。
此外，在上述的半導體元件中，由于通過柵極結構與介電阻擋層之間的間隙使通道區與源極區/漏極區連通在一起，而可降低操作電壓。
本發明提出一種半導體元件的制造方法，首先提供基底，并于基底上形成柵極結構。接著，以柵極結構為掩模，移除部分基底，而于柵極結構兩側的基底中形成具有一深度的開口。于開口所暴露的基底上形成第一介電阻擋層后，于柵極結構與柵極結構下方的基底的側壁形成第二介電阻擋層。然后，移除未被第二介電阻擋層覆蓋的第一介電阻擋層，并于開口中形成第一半導體層，此第一半導體層具有一厚度，第一半導體層的厚度小于開口的深度。移除高于第一半導體層的表面的部分第二介電阻擋層，并于開口中形成第二半導體層。之后，于柵極結構兩側的第二半導體層與第一半導體層中形成源極區與漏極區。
在上述的半導體元件的制造方法中，在移除高于第一半導體層的表面的部分第二介電阻擋層的步驟后，還包括移除高于第一半導體層的表面的部分第一介電阻擋層。
在上述的半導體元件的制造方法中，第一介電阻擋層的材料包括氧化硅。于開口所暴露的基底上形成第一介電阻擋層的方法包括熱氧化法或化學氣相沉積法的其中之一。
在上述的半導體元件的制造方法中，于柵極結構與柵極結構下方的基底的側壁形成第二介電阻擋層的方法是先于基底上形成介電材料層，然后進行各向異性蝕刻工藝，移除部分此介電材料層。第二介電阻擋層的材料包括氮化硅。
在上述的半導體元件的制造方法中，第一半導體層與第二半導體層的材料包括外延硅。第一半導體層與第二半導體層的形成方法包括選擇性外延法。
本發明提出一種半導體元件的制造方法，首先提供基底，并于此基底上形成柵極結構。以柵極結構為掩模，而于柵極結構兩側的基底中形成一開口。于柵極結構下方的基底的側壁形成介電阻擋層后，于開口中形成半導體層。之后，于柵極結構兩側的半導體層中形成源極區與漏極區。
在上述的半導體元件的制造方法中，介電阻擋層的材料包括氧化硅。
在上述的半導體元件的制造方法中，于柵極結構與柵極結構下方的基底的側壁形成介電阻擋層的方法是先于基底上形成介電材料層，然后進行各向異性蝕刻工藝，移除部分介電材料層。
在上述的半導體元件的制造方法中，半導體層的材料包括外延硅。半導體層的形成方法包括選擇性外延法。
在本發明的半導體元件的制造方法中，由于在源極區與漏極區之間形成有介電阻擋層，因此可以降低漏極的電場，并減少短通道效應。
而且，在本發明的半導體元件的制造方法中，不需要形成輕摻雜區及口袋摻雜區的工藝，因此可以增加元件集成度。此外，由于介電阻擋層可以減少納米級元件的漏極引發阻擋降低(Drain Induced Barrier Lowering，DIBL)效應，因此本發明的半導體元件能夠適用于納米級元件。
此外，在本發明的半導體元件的制造方法中，由于更進一步移除部分介電阻擋層，通過柵極結構與介電阻擋層之間的間隙使通道區與源極區/漏極區連通在一起，而可降低操作電壓。
為讓本發明的上述和其它目的、特征和優點能更明顯易懂，下文特舉優選實施例，并配合附圖作詳細說明如下。
圖1繪示為現有半導體元件的結構剖面圖。
圖2A所繪示為本發明的一優選實施例的半導體元件的結構示意圖。
圖2B所繪示為本發明的另一優選實施例的半導體元件的結構示意圖。
圖2C所繪示為本發明的一優選實施例的半導體元件的結構示意圖。
圖2D所繪示為本發明的另一優選實施例的半導體元件的結構示意圖。
圖3A至圖3E所繪示為本發明的一優選實施例的半導體元件的制造流程剖面圖。
圖4A與圖4B所繪示為本發明的另一優選實施例的半導體元件的制造流程示意圖。
圖5A至圖5C所繪示為本發明的另一優選實施例的半導體元件的制造流程示意圖。
圖6A至圖6B所繪示為本發明的另一優選實施例的半導體元件的制造流程示意圖。
簡單符號說明100、200、300基底102、202、304柵極結構
104柵氧化層106、216、306柵極導體層108、220、310間隙壁110、204、324源極區112、206、326漏極區114輕摻雜區116口袋型摻雜區210、210a、210b、212、212a、212b、314、314a、316、316a介電阻擋層214、304柵介電層218、308頂蓋層312開口318、320半導體層322離子注入步驟y1深度y2、y3厚度d、d1、d2距離具體實施方式
圖2A所繪示為本發明的一優選實施例的半導體元件的結構示意圖。
請參照圖2A，本發明的半導體元件至少是由基底200、柵極結構202、源極區204、漏極區206、介電阻擋層210(Dielectric barrier)所構成。
柵極結構202例如是設置于基底200上。柵極結構202例如是由柵介電層214、柵極導體層216與頂蓋層218所構成。柵介電層214的材料例如是氧化硅，當然柵介電層214的材料也可以是其它常用于作為柵介電層的介電材料。柵極導體層216的材料例如是摻雜多晶硅，當然柵極導體層216的材料也可以是金屬或其它導電材料。頂蓋層218的材料例如是絕緣材料，包括氧化硅或氮化硅等。頂蓋層218可作為硬掩模使用，而且頂蓋層218可以是單層結構也可以是多層結構。
源極區204與漏極區206例如是分別設置于柵極結構202兩側的基底200中。在柵極結構202下方、且位于在源極區204與漏極區206之間有一通道區208。源極區204與漏極區206例如是n型摻雜區或p型摻雜區。
一對介電阻擋層210例如分別設置于柵極結構202下方的基底200中，且位于源極區204及漏極區206之間。此介電阻擋層210可為單層結構也可以為多層結構。在本實施例中，介電阻擋層210例如是由介電阻擋層210a與介電阻擋層210b所構成。介電阻擋層210a的材料例如是氧化硅。介電阻擋層210b的材料例如是氮化硅。介電阻擋層210b例如是分別設置于介電阻擋層210a與源極區204之間以及介電阻擋層210a與漏極區206之間。介電阻擋層210b與柵極結構202之間例如是相距一距離d1。介電阻擋層210a與介電阻擋層210b可以減少納米級元件的漏極引發阻擋降低(Drain InducedBarrier Lowering，DIBL)效應。當然，若介電阻擋層210為單層結構，則例如是只需要設置介電阻擋層210a。
在柵極結構的側壁也可以設置有間隙壁220。間隙壁220的材料例如是氧化硅。
在本發明的半導體元件中，由于在源極區204及漏極區206之間設置有介電阻擋層210，因此可以降低漏極的電場，并減少短通道效應。而且，本發明的半導體元件不需要設置輕摻雜區及口袋摻雜區，且可以增加元件集成度。此外，由于介電阻擋層可以減少納米級元件的漏極引發阻擋降低(DrainInduced Barrier Lowering，DIBL)效應，因此本發明的半導體元件能夠適用于納米級元件。
圖2B所繪示為本發明的另一優選實施例的半導體元件的結構示意圖。在圖2B中，構件與圖2A相同者給予相同的標號，并省略其說明。
圖2B的半導體元件與圖2A的半導體元件相比較，兩者的不同點在于設置在柵極結構202下方的基底200中，且位于源極區204漏極區206之間的介電阻擋層。在下述說明中，只針對圖2B的半導體元件與圖2A的半導體元件的不同點做說明。
請參照圖2B，在本實施例的半導體元件中，一對介電阻擋層212例如分別設置于柵極結構202下方的基底200中，且位于源極區204與漏極區206之間。此介電阻擋層212可為單層結構也可以為多層結構。在本實施例中，介電阻擋層212例如是由介電阻擋層212a與介電阻擋層212b所構成。介電阻擋層212a的材料例如是氧化硅。介電阻擋層212b的材料例如是氮化硅。介電阻擋層212b例如是分別設置于介電阻擋層212a與源極區204之間以及介電阻擋層212a與漏極區206之間。介電阻擋層212(包括介電阻擋層212a與介電阻擋層212b)與柵極結構202之間例如是相距一距離d2。亦即，此半導體元件的通道區208與源極區204/漏極區206并沒有完全被介電阻擋層212阻隔，通過柵極結構202與介電阻擋層212之間的間隙使通道區208與源極區204/漏極區206連通在一起。當然，若介電阻擋層212為單層結構，則例如是只需要設置介電阻擋層212a。
圖2C所繪示為本發明的另一優選實施例的半導體元件的結構示意圖。在圖2C中，構件與圖2A相同者給予相同的標號，并省略其說明。
圖2C的半導體元件與圖2A的半導體元件相比較，兩者的不同點在于介電阻擋層210。在下述說明中，只針對圖2C的半導體元件與圖2A的半導體元件的不同點做說明。
請參照圖2C，在本實施例的半導體元件中，一對介電阻擋層210例如分別設置于柵極結構202下方的基底200中，且位于源極區204與漏極區206之間。在本實施例中，介電阻擋層210例如是由介電阻擋層212c與介電阻擋層212b所構成。介電阻擋層212c的材料例如是氧化硅。介電阻擋層212b的材料例如是氮化硅。而且，介電阻擋層212c更覆蓋間隙壁220的側壁。
圖2D所繪示為本發明的另一優選實施例的半導體元件的結構示意圖。在圖2D中，構件與圖2A相同者給予相同的標號，并省略其說明。
圖2D的半導體元件與圖2B的半導體元件相比較，兩者的不同點在于介電阻擋層212。在下述說明中，只針對圖2D的半導體元件與圖2B的半導體元件的不同點做說明。
請參照圖2D，在本實施例的半導體元件中，一對介電阻擋層212例如分別設置于柵極結構202兩側的基底200中，且位于源極區204與漏極區206之間。在本實施例中，介電阻擋層212例如是由介電阻擋層212d與介電阻擋層212b所構成。介電阻擋層212d的材料例如是氧化硅。介電阻擋層212b的材料例如是氮化硅。介電阻擋層212b例如是分別設置于介電阻擋層212d與源極區204之間以及介電阻擋層212d與漏極區206之間。介電阻擋層212(包括介電阻擋層212d與介電阻擋層212b)與柵極結構202之間例如是相距一距離d2。亦即，此半導體元件的通道區208與源極區204/漏極區206并沒有完全被介電阻擋層212阻隔，通過柵極結構202與介電阻擋層212之間的間隙使通道區208與源極區204/漏極區206連通在一起。
在本發明的半導體元件中，由于在源極區204及漏極區206之間設置有介電阻擋層212，因此可以降低漏極的電場，并減少短通道效應。而且，本發明的半導體元件不需要設置輕摻雜區及口袋摻雜區，且可以增加元件集成度。此外，由于介電阻擋層可以減少納米級元件的漏極引發阻擋降低(DrainInduced Barrier Lowering，DIBL)效應，因此本發明的半導體元件能夠適用于納米級元件。另外，由于通過柵極結構與介電阻擋層之間的間隙使通道區與源極區/漏極區連通在一起，而可降低操作電壓。
上述說明本發明的半導體元件的結構，接著說明本發明的半導體元件的制造方法。圖3A至圖3E所繪示為本發明的一優選實施例的半導體元件的制造流程剖面圖。
請參照圖3A，首先提供一基底300。其中，基底300例如是硅基底。接著，于基底300上形成柵極結構302。此柵極結構302例如是由柵介電層304、柵極導體層306與頂蓋層308所構成。柵極結構302的形成方法例如是依序于基底上形成一層介電層(未繪示)、一層導體材料層(未繪示)與一層絕緣層(未繪示)后，圖案化此絕緣層、導體材料層、介電層而形成的。介電層(柵介電層304)的材料例如是氧化硅，介電層的形成方法例如是熱氧化法。導體材料層(柵極導體層306)的材料例如是摻雜多晶硅，此導體材料層的形成方法例如是利用化學氣相沉積法形成一層未摻雜多晶硅層后，進行離子注入步驟以形成之或者采用臨場注入摻雜物的方式利用化學氣相沉積法而形成之。絕緣層(頂蓋層308)的材料例如是氮化硅或氧化硅，絕緣層的形成方法例如是化學氣相沉積法。絕緣層(頂蓋層308)可以是單層結構也可以是多層結構，亦即絕緣層(頂蓋層308)可以是單一層的氧化硅或氮化硅，也可以是由氧化硅及氮化硅組成的復合層。
請參照圖3B，在柵極結構302的側壁上形成間隙壁310。間隙壁310的形成方法例如是先于基底300上形成一層介電阻擋層，接著進行各向異性蝕刻工藝或回蝕刻工藝移除部分介電阻擋層。介電阻擋層(間隙壁310)的材料例如是氧化硅、氮化硅或氮氧化硅，介電阻擋層的形成方法例如是熱氧化法或化學氣相沉積法。介電阻擋層(間隙壁310)可以是單層結構也可以是多層結構，亦即介電阻擋層(間隙壁310)可以是單一層的氧化硅或氮化硅，也可以是由氧化硅及氮化硅組成的復合層。
接著，以柵極結構302與間隙壁310為掩模，移除柵極結構302與間隙壁310兩側的部分基底300，而于基底300中形成具有深度y1的開口312。移除柵極結構302與間隙壁310兩側的部分基底300的方法例如是反應性離子蝕刻法。
請參照圖3C，于開口312所暴露的基底300上形成介電阻擋層314。然后，于柵極結構302與柵極結構302下方的基底300的側壁形成介電阻擋層316。介電阻擋層314的材料例如是氧化硅，介電阻擋層314的厚度例如是5埃至100埃左右。介電阻擋層316的材料例如是氮化硅，介電阻擋層316的厚度例如是50埃至500埃左右。介電阻擋層314與介電阻擋層316的形成方法例如是先以熱氧化法于基底300上形成一層介電材料層(氧化硅層)，接著利用化學氣相沉積法于基底300上形成另一層介電材料層(氮化硅層)，然后進行各向異性蝕刻工藝或回蝕刻工藝移除部分介電材料層(氮化硅層)，而于柵極結構302與柵極結構302下方的基底300的側壁形成介電阻擋層316后，再移除未被介電阻擋層316覆蓋的介電材料層(氧化硅層)而形成介電阻擋層314。本實施例也可以直接進行各向異性蝕刻工藝或回蝕刻工藝同時移除部分介電材料層(氮化硅層及氧化硅層)，而形成介電阻擋層314與介電阻擋層316。當然，介電阻擋層314與介電阻擋層316的材料也可以是其它的介電材料。
請參照圖3D，于開口312中形成一層半導體層318，此半導體層318具有一厚度y2，厚度y2小于開口312的深度y1。半導體層318的材料例如是外延硅。半導體層318的形成方法例如是選擇性外延法。外延硅將選擇性地成長在具有硅的表面，且成長后的外延硅將具有與其下的硅材同樣的晶格取向(crystal orientation)。在本實施例中，半導體層318例如形成在暴露出的基底300表面。
接著，移除高于半導體層318的表面的部分介電阻擋層316，只留下位于介電阻擋層314與半導體層318之間的介電阻擋層316a。移除部分介電阻擋層316的方法例如是濕式蝕刻法。介電阻擋層316a與柵極結構302之間例如是相距一距離d。
請參照圖3E，于開口312中形成另一層半導體層320，此半導體層320具有一厚度y3，厚度y3與厚度y2之和例如是大于等于開口312的深度y1。半導體層320的材料例如是外延硅。半導體層320的形成方法例如是選擇性外延法。外延硅將選擇性地成長在具有硅的表面，且成長后的外延硅將具有與其下的硅材同樣的晶格位向(crystal orientation)。在本實施例中，半導體層320例如形成在暴露出的半導體層318表面。
然后，進行一離子注入步驟322，以在柵極結構302兩側的半導體層320與半導體層318中形成源極區324與漏極區326。后續完成半導體元件的工藝為本領域技術人員所周知，在此不再贅述。
在本發明的半導體元件的制造方法中，由于在源極區324及漏極區326之間形成有介電阻擋層314及介電阻擋層316a，因此可以降低漏極的電場，并減少短通道效應。
而且，在本發明的半導體元件的制造方法中，不需要形成輕摻雜區及口袋摻雜區的工藝，因此可以增加元件集成度，而能夠適用于納米級元件。
圖4A與圖4B所繪示為本發明的另一優選實施例的半導體元件的制造流程示意圖。在圖4A與圖4B中，構件與圖3A～圖3C相同者給予相同的標號，并省略其說明。
圖4A是接續于圖3C，請參照圖4A，于開口312中形成一層半導體層318，此半導體層318具有一厚度y2，厚度y2小于開口312的深度y1。半導體層318的材料例如是外延硅。半導體層318的形成方法例如是選擇性外延法。外延硅將選擇性地成長在具有硅的表面，且成長后的外延硅將具有與其下的硅材同樣的晶格位向(crystal orientation)。在本實施例中，半導體層318例如形成在暴露出的基底300表面。
接著，移除高于半導體層318的表面的部分介電阻擋層316，只留下位于介電阻擋層314與半導體層318之間的介電阻擋層316a。移除部分介電阻擋層316的方法例如是濕式蝕刻法，例如是以熱磷酸酸作為蝕刻劑。介電阻擋層316a與柵極結構302之間例如是相距一距離d。之后，再移除高于半導體層318的表面的部分介電阻擋層314，只留下位于介電阻擋層316a與基底300之間的介電阻擋層314a。移除部分介電阻擋層314的方法例如是濕式蝕刻法，例如是以氫氟酸作為蝕刻劑。
請參照圖4B，于開口312中形成另一層半導體層320，此半導體層320具有一厚度y3，厚度y3與厚度y2之和例如是大于等于開口312的深度y1。半導體層320的材料例如是外延硅。半導體層320的形成方法例如是選擇性外延法。外延硅將選擇性地成長在具有硅的表面，且成長后的外延硅將具有與其下的硅材同樣的晶格位向(crystal orientation)。在本實施例中，半導體層320例如形成在暴露出的半導體層318表面。
然后，進行一離子注入步驟322，以在柵極結構302兩側的半導體層320與半導體層318中形成源極區324與漏極區326。源極區324與漏極區326與經由介電阻擋層314a與介電阻擋層316a之間的間隙而連通在一起。后續完成半導體元件的工藝為本領域技術人員所周知，在此不再贅述。
在本發明的半導體元件的制造方法中，由于在源極區324與通道區之間及漏極區326與通道區之間形成有介電阻擋層314a及介電阻擋層316a，因此可以降低漏極的電場，并減少短通道效應。
而且，在本發明的半導體元件的制造方法中，不需要形成輕摻雜區及口袋摻雜區的工藝，因此可以增加元件集成度，而能夠適用于納米級元件。
此外，由于更進一步移除部分介電阻擋層314，通過柵極結構302與介電阻擋層314a(介電阻擋層316a)之間的間隙使通道區與源極區/漏極區連通在一起，而可降低操作電壓。
圖5A至圖5C所繪示為本發明的另一優選實施例的半導體元件的制造流程示意圖。在圖5A至圖5C中，構件與圖3A～圖3E相同者給予相同的標號，并省略其說明。
圖5A是接續于圖3B，于柵極結構302與柵極結構302下方的基底300的側壁形成介電阻擋層314c與介電阻擋層316。介電阻擋層314c的材料例如是氧化硅，介電阻擋層314c的厚度例如是5埃至100埃左右。介電阻擋層316的材料例如是氮化硅，介電阻擋層316的厚度例如是50埃至500埃左右。介電阻擋層314c與介電阻擋層316的形成方法例如是以化學氣相沉積法依序于基底300上形成一層介電材料層(氧化硅層)與另一層介電材料層(氮化硅層)后，然后進行各向異性蝕刻工藝或回蝕刻工藝移除部分介電材料層(氮化硅層與氧化硅層)，而于柵極結構302與柵極結構302下方的基底300的側壁形成介電阻擋層316后，再移除未被介電阻擋層316覆蓋的介電材料層(氧化硅層)而形成介電阻擋層314c。本實施例也可以直接進行各向異性蝕刻工藝或回蝕刻工藝同時移除部分介電材料層(氮化硅層及氧化硅層)，而形成介電阻擋層314c與介電阻擋層316。當然，介電阻擋層314c與介電阻擋層316的材料也可以是其它的介電材料。
請參照圖5B，于開口312中形成一層半導體層318，此半導體層318具有一厚度y2，厚度y2小于開口312的深度y1。半導體層318的材料例如是外延硅。半導體層318的形成方法例如是選擇性外延法。外延硅將選擇性地成長在具有硅的表面，且成長后的外延硅將具有與其下的硅材同樣的晶格位向(crystal orientation)。在本實施例中，半導體層318例如形成在暴露出的基底300表面。
接著，移除高于半導體層318的表面的部分介電阻擋層316，只留下位于介電阻擋層314c與半導體層318之間的介電阻擋層316a。移除部分介電阻擋層316的方法例如是濕式蝕刻法。介電阻擋層316a與柵極結構302之間例如是相距一距離d。
請參照圖5C，于開口312中形成另一層半導體層320，此半導體層320具有一厚度y3，厚度y3與厚度y2之和例如是大于等于開口312的深度y1。半導體層320的材料例如是外延硅。半導體層320的形成方法例如是選擇性外延法。外延硅將選擇性地成長在具有硅的表面，且成長后的外延硅將具有與其下的硅材同樣的晶格位向(crystal orientation)。在本實施例中，半導體層320例如形成在暴露出的半導體層318表面。
然后，進行一離子注入步驟322，以在柵極結構302兩側的半導體層320與半導體層318中形成源極區324與漏極區326。后續完成半導體元件的工藝為本領域技術人員所周知，在此不再贅述。
在本發明的半導體元件的制造方法中，由于在源極區324及漏極區326之間形成有介電阻擋層314c及介電阻擋層316a，因此可以降低漏極的電場，并減少短通道效應。
而且，在本發明的半導體元件的制造方法中，不需要形成輕摻雜區及口袋摻雜區的工藝，因此可以增加元件集成度，而能夠適用于納米級元件。
圖6A與圖6B所繪示為本發明的另一優選實施例的半導體元件的制造流程示意圖。在圖6A與圖6B中，構件與圖3A～圖3E相同者給予相同的標號，并省略其說明。
圖6A是接續于圖5B，請參照圖6A，在移除高于半導體層318的表面的部分介電阻擋層316形成介電阻擋層316a之后，移除高于半導體層318的表面的部分介電阻擋層314c，只留下位于介電阻擋層316a與基底300之間的介電阻擋層314d。移除部分介電阻擋層314c的方法例如是濕式蝕刻法，例如是以氫氟酸作為蝕刻劑。
請參照圖6B，于開口312中形成另一層半導體層320，此半導體層320具有一厚度y3，厚度y3與厚度y2之和例如是大于等于開口312的深度y1。半導體層320的材料例如是外延硅。半導體層320的形成方法例如是選擇性外延法。外延硅將選擇性地成長在具有硅的表面，且成長后的外延硅將具有與其下的硅材同樣的晶格位向(crystal orientation)。在本實施例中，半導體層320例如形成在暴露出的半導體層318表面。
然后，進行一離子注入步驟322，以在柵極結構302兩側的半導體層320與半導體層318中形成源極區324與漏極區326。源極區324與漏極區326與經由介電阻擋層314d與介電阻擋層316a之間的間隙而連通在一起。后續完成半導體元件的工藝為本領域技術人員所周知，在此不再贅述。
在本發明的半導體元件的制造方法中，由于在源極區324與通道區之間及漏極區326與通道區之間形成有介電阻擋層314d及介電阻擋層316a，因此可以降低漏極的電場，并減少短通道效應。
而且，在本發明的半導體元件的制造方法中，不需要形成輕摻雜區及口袋摻雜區的工藝，因此可以增加元件集成度，而能夠適用于納米級元件。
此外，由于更進一步移除部分介電阻擋層314c，通過柵極結構302與介電阻擋層314d(介電阻擋層316a)之間的間隙使通道區與源極區/漏極區連通在一起，而可降低操作電壓。
雖然本發明以優選實施例揭露如上，然而其并非用以限定本發明，本領域的技術人員在不脫離本發明的精神和范圍內，可作些許的更動與潤飾，因此本發明的保護范圍應當以后附的權利要求所界定者為準。
權利要求
1.一種半導體元件，包括一柵極結構，設置于一基底上；一源極區與一漏極區，分別設置于該柵極結構兩側的該基底中，其中在該柵極結構下方、且位于在該源極區與該漏極區之間有一通道區；以及一對介電阻擋層，分別設置于該柵極結構下方的該基底中，且位于該源極區及該漏極區之間。
2.如權利要求1所述的半導體元件，其中該對介電阻擋層鄰接該柵極結構。
3.如權利要求1所述的半導體元件，其中該對介電阻擋層與該柵極結構之間分別相距一距離。
4.如權利要求1所述的半導體元件，其中該對介電阻擋層的材料包括氧化硅。
5.如權利要求1所述的半導體元件，其中該對介電阻擋層為多層結構。
6.如權利要求1所述的半導體元件，其中該對介電阻擋層分別包括一氧化硅層與一氮化硅層，且該氧化硅層鄰接該通道區。
7.如權利要求6所述的半導體元件，其中該氧化硅層鄰接該柵極結構，該氮化硅層與該柵極結構相距一距離。
8.如權利要求1所述的半導體元件，其中該柵極結構包括一柵介電層、一柵極導體層與一頂蓋層。
9.如權利要求1所述的半導體元件，還包括一間隙壁，設置于該柵極結構的側壁。
10.一種半導體元件的制造方法，包括提供一基底；于該基底上形成一柵極結構；以該柵極結構為掩模，移除部分該基底，而于該柵極結構兩側的該基底中形成具有一深度的一開口；于該開口所暴露的該基底上形成一第一介電阻擋層；于該柵極結構及該柵極結構下方的該基底的側壁形成一第二介電阻擋層；移除未被該第二介電阻擋層覆蓋的該第一介電阻擋層；于該開口中形成一第一半導體層，該第一半導體層具有一厚度，該厚度小于該深度；移除高于該第一半導體層的表面的部分該第二介電阻擋層；于該開口中形成一第二半導體層；以及于該柵極結構兩側的該第二半導體層與該第一半導體層中形成一源極區與一漏極區。
11.如權利要求10所述的半導體元件的制造方法，其中在移除高于該第一半導體層的表面的部分該第二介電阻擋層的步驟后，還包括移除高于該第一半導體層的表面的部分該第一介電阻擋層。
12.如權利要求10所述的半導體元件的制造方法，其中該第一介電阻擋層的材料包括氧化硅。
13.如權利要求10所述的半導體元件的制造方法，其中于該開口所暴露的該基底上形成該第一介電阻擋層的方法包括熱氧化法或化學氣相沉積法的其中之一。
14.如權利要求10所述的半導體元件的制造方法，其中于該柵極結構及該柵極結構下方的該基底的側壁形成該第二介電阻擋層的方法包括于該基底上形成一介電材料層；以及進行各向異性蝕刻工藝，移除部分該介電材料層。
15.如權利要求10所述的半導體元件的制造方法，其中該第二介電阻擋層的材料包括氮化硅。
16.如權利要求10所述的半導體元件的制造方法，其中該第一半導體層與該第二半導體層的材料包括外延硅。
17.如權利要求15所述的半導體元件的制造方法，其中該第一半導體層與該第二半導體層的形成方法包括選擇性外延法。
18.一種半導體元件的制造方法，包括提供一基底；于該基底上形成一柵極結構；以該柵極結構為掩模，而于該柵極結構兩側的該基底中形成一開口；于該柵極結構下方的該基底的側壁形成一介電阻擋層；于該開口中形成一半導體層；以及于該柵極結構兩側的該半導體層中形成一源極區與一漏極區。
19.如權利要求18所述的半導體元件的制造方法，其中該介電阻擋層的材料包括氧化硅。
20.如權利要求18所述的半導體元件的制造方法，其中于該柵極結構及該柵極結構下方的該基底的側壁形成該介電阻擋層的方法包括于該基底上形成一介電材料層；以及進行各向異性蝕刻工藝，移除部分該介電材料層。
21.如權利要求18所述的半導體元件的制造方法，其中該半導體層的材料包括外延硅。
22.如權利要求18所述的半導體元件的制造方法，其中該半導體層的形成方法包括選擇性外延法。
全文摘要
一種半導體元件，包括柵極結構、源極區、漏極區與一對介電阻擋層。柵極結構設置于基底上。源極區與漏極區分別設置于柵極結構兩側的基底中，其中在柵極結構下方、且位于在源極區與漏極區之間有通道區。一對介電阻擋層分別設置于柵極結構下方的基底中，且位于源極區與漏極區之間。介電阻擋層可以減少納米級元件的漏極引發阻擋降低效應。
文檔編號H01L21/336GK1901223SQ20051008486
公開日2007年1月24日 申請日期2005年7月19日 優先權日2005年7月19日
發明者周志文, 朱志勛 申請人:茂德科技股份有限公司