專利名稱：半導體裝置的制造方法
技術領域：
本發明涉及半導體裝置的制造方法，特別是涉及具有貫通電極的半導體裝置的制造方法。
背景技術：
近年來，作為三維安裝技術，還有作為新的封裝技術，CSP(Chip SizePackage芯片尺寸封裝)正在受到關注。所謂CSP是指具有與半導體芯片的外形尺寸大致相同尺寸的小型封裝件。
目前，作為CSP之一種，公知具有貫通電極的BGA型半導體裝置。該BGA型半導體裝置具有貫通半導體襯底而與焊盤電極連接的貫通電極。另外，該半導體裝置在其背面上格子狀地排列有多個由焊錫等金屬部件構成的球狀導電端子。
而且，在將該半導體裝置裝入電子設備內時，將各導電端子與電路襯底(例如印刷線路板)上的配線圖案連接。
這種BGA型半導體裝置與具有向側部突出的引腳的SOP(Small OutlinePackage小輪廓封裝)或QFP(Quad Flat Packagae四方平板封裝)等其它CSP型的半導體裝置相比，具有可設置多個導電端子并可使其小型化的優點。
其次，參照
現有例的具有貫通電極的BGA型半導體裝置的制造方法。圖24～圖27是說明現有例的半導體裝置的制造方法的剖面圖。
如圖24所示，首先在半導體襯底50的表面經由第一絕緣膜51形成焊盤電極52。然后，根據需要，經由樹脂層53將支承體54粘接于半導體襯底50的表面。
其次，在半導體襯底50的背面上形成第二絕緣膜55，進而在該第二絕緣膜55上選擇地形成抗蝕層80。抗蝕層80對應于焊盤電極52的位置開口。以該抗蝕層80為掩膜，蝕刻第二絕緣膜55及半導體襯底50，形成貫通該第二絕緣膜55及半導體襯底50而露出第一絕緣膜51的通路孔56。
如圖25所示，以抗蝕層80為掩模，蝕刻除去在通路孔56的底部露出的第一絕緣膜51。
其次，如圖26所示，從通路孔56內到第二絕緣膜55上形成第三絕緣膜57。
然后，如圖27所示，從半導體襯底50的背面蝕刻除去通路孔56底部的第三絕緣膜57，露出焊盤電極52。
另外，圖中未圖示，但在通路孔56內形成與焊盤電極52電連接的未圖示的貫通電極。另外，在半導體襯底50的背面上形成與上述貫通電極電連接的未圖示的配線層，進而在含有上述配線層的半導體襯底50的背面上形成未圖示的保護層。然后，將上述保護層的一部分開口，露出上述配線層的一部分，在該配線層上形成未圖示的導電端子。然后，通過進行切割，將半導體襯底50切割分離成多個半導體芯片。
另外，相關的技術文獻列舉例如以下的專利文獻。
專利文獻1特開2003-309221號公報但是，在上述的現有例的半導體裝置的制造方法中，如圖25所示，蝕刻通路孔56底部的第一絕緣膜51而露出焊盤電極52，然后，形成第三絕緣膜57，另外，如圖27所示，蝕刻該底部的第三絕緣膜57，再次露出焊盤電極52。即，為在通路孔56的側壁保留第三絕緣膜57，同時，在該底部露出焊盤電極52，而需要進行二次蝕刻。
進一步說，在蝕刻并除去通路孔56底部的第一絕緣膜51和第三絕緣膜57時，產生了由于向被蝕刻區域角部的電場集中和過量蝕刻而使通路孔56底部的半導體襯底50的角部露出的問題。由此，在之后形成于通路孔56內的未圖示的貫通電極和半導體襯底50之間產生絕緣不良。
為避免上述未圖示的貫通電極和半導體襯底50之間的絕緣不良，需要將第一絕緣膜51和第三絕緣膜57的過量蝕刻的量限于極少的量，同時，需要慎重控制該蝕刻，以可靠地露出焊盤電極52。因此，產生了半導體裝置制造方法的制造工序復雜，制造成本增加這樣的問題。
另外，在第一絕緣膜51的蝕刻不充分時，產生了之后形成于通路孔56內的未圖示的貫通電極和焊盤電極52電連接不良的問題。因此，半導體裝置的成品率低。
因此，本發明在具有貫通電極的半導體裝置的制造方法中，能夠簡化工序，將制造成本抑制得極低，同時謀求成品率的提高。
發明內容
本發明半導體裝置的制造方法是鑒于上述問題而開發的，其具有以下特征。即，本發明半導體裝置的制造方法包括在半導體襯底表面形成第一絕緣膜的工序；蝕刻第一絕緣膜的一部分，形成使半導體襯底表面的一部分露出的開口部的工序；形成從開口部內延伸到第一絕緣膜上的焊盤電極的工序；在半導體襯底背面上形成第二絕緣膜的工序；形成具有比所述開口部大的口徑，且貫通與該開口部對應位置的第二絕緣膜及半導體襯底，露出焊盤電極的通路孔的工序；形成從通路孔內延伸到第二絕緣膜上的第三絕緣膜的工序；蝕刻通路孔底部的第三絕緣膜，露出焊盤電極的工序；在通路孔內形成與焊盤電極電連接的貫通電極的工序；將半導體襯底切斷分離成多個半導體芯片的工序。
本發明半導體裝置的制造方法的特征在于，包括在半導體襯底表面形成第一絕緣膜的工序；蝕刻第一絕緣膜的一部分，形成使半導體襯底表面的一部分露出的開口部的工序；形成從開口部內延伸到第一絕緣膜上的勢壘金屬層的工序；在勢壘金屬層上形成焊盤電極的工序；在半導體襯底背面上形成第二絕緣膜的工序；形成具有比所述開口部大的口徑，且貫通與該開口部對應位置的第二絕緣膜及半導體襯底，露出勢壘金屬層的通路孔的工序；形成從通路孔內延伸到第二絕緣膜上的第三絕緣膜的工序；蝕刻通路孔底部的第三絕緣膜，露出勢壘金屬層的工序；在通路孔內形成經由勢壘金屬層與焊盤電極電連接的貫通電極的工序；將半導體襯底切斷分離成多個半導體芯片的工序。
本發明半導體裝置的制造方法的特征在于，包括在半導體襯底表面形成第一絕緣膜的工序；通過蝕刻將第一絕緣膜的一部分薄膜化而形成凹部的工序；形成從凹部內延伸到第一絕緣膜上的焊盤電極的工序；在半導體襯底背面上形成第二絕緣膜的工序；形成具有比所述凹部大的口徑，且貫通與該凹部對應位置的第二絕緣膜及半導體襯底，露出第一絕緣膜的通路孔的工序；形成從通路孔內延伸到第二絕緣膜上的第三絕緣膜的工序；蝕刻通路孔底部的第三絕緣膜及第一絕緣膜，露出焊盤電極的工序；在通路孔內形成與焊盤電極電連接的貫通電極的工序；將半導體襯底切斷分離成多個半導體芯片的工序。
本發明半導體裝置的制造方法的特征在于，包括在半導體襯底表面的一部分上形成柵極氧化膜、柵極電極、或元件分離層中任一個的工序；在半導體襯底表面形成第一絕緣膜的工序；除去與柵極氧化膜、柵極電極、或元件分離層中任一個接觸的第一絕緣膜的一部分，形成將該柵極氧化膜、柵極電極、或元件分離層中任一個的表面的一部分露出的開口部的工序；形成從開口部內延伸到第一絕緣膜上的焊盤電極的工序；在半導體襯底背面上形成第二絕緣膜的工序；形成具有比所述開口部大的口徑，且貫通與該開口部對應位置的第二絕緣膜及半導體襯底，露出柵極氧化膜、柵極電極、或元件分離層中任一個的通路孔的工序；形成從通路孔內延伸到第二絕緣膜上的第三絕緣膜的工序；蝕刻通路孔底部的第三絕緣膜、及所述柵極氧化膜、柵極電極、或元件分離層中任一個，露出焊盤電極的工序；在通路孔內形成與焊盤電極電連接的貫通電極的工序；將半導體襯底切斷分離成多個半導體芯片的工序。
另外，本發明半導體裝置的制造方法在所述工序的基礎上，具有在半導體襯底背面上形成與貫通電極連接的配線層的工序，和在配線層上形成導電端子的工序。
根據本發明，在通路孔底部露出焊盤電極時，可一次完成該底部的絕緣膜的蝕刻。另外，在蝕刻通路孔底部的絕緣膜時，為了可靠地露出焊盤電極，可將必須的蝕刻量抑制在極少量，同時，可簡單地進行該蝕刻的控制。
根據本發明，半導體襯底和焊盤電極由于在兩者之間存在勢壘金屬層，故不接觸。因此，可抑制焊盤電極接觸半導體襯底而產生的不良，例如硅粒(シリコンノジュ一ル)的產生。
根據本發明，在形成通路孔之前，在半導體襯底與焊盤電極之間形成薄膜化的絕緣膜、柵極絕緣膜、柵極電極、或元件分離層中的任一個，將半導體襯底表面與焊盤電極絕緣。因此，可在形成通路孔之前進行形成于半導體襯底表面的未圖示的電子器件的電路測試。
因此，在具有貫通電極的半導體裝置的制造方法中，可將該工序簡化，將制造成本抑制得極低，同時，提高成品率。
圖1是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖2是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖3是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖4是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖5是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖6是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖7是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖8是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖9是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖10是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖11是說明本發明第一實施例的半導體裝置的制造方法的剖面圖；圖12是說明本發明第二實施例的半導體裝置的制造方法的剖面圖；圖13是說明本發明第二實施例的半導體裝置的制造方法的剖面圖；圖14是說明本發明第二實施例的半導體裝置的制造方法的剖面圖；圖15是說明本發明第二實施例的半導體裝置的制造方法的剖面圖；圖16是說明本發明第三實施例的半導體裝置的制造方法的剖面圖；圖17是說明本發明第三實施例的半導體裝置的制造方法的剖面圖；圖18是說明本發明第三實施例的半導體裝置的制造方法的剖面圖；圖19是說明本發明第三實施例的半導體裝置的制造方法的剖面圖；圖20是說明本發明第四實施例的半導體裝置的制造方法的剖面圖；圖21是說明本發明第四實施例的半導體裝置的制造方法的剖面圖；圖22是說明本發明第四實施例的半導體裝置的制造方法的剖面圖；圖23是說明本發明第四實施例的半導體裝置的制造方法的剖面圖；圖24是說明現有例的半導體裝置的制造方法的剖面圖；圖25是說明現有例的半導體裝置的制造方法的剖面圖；圖26是說明現有例的半導體裝置的制造方法的剖面圖；圖27是說明現有例的半導體裝置的制造方法的剖面圖。
具體實施例方式
參照
本發明第一實施例的半導體裝置的制造方法。圖1～圖11是說明本實施例的半導體裝置的制造方法的剖面圖。另外，圖1～圖11表示半導體襯底中的未圖示的切割線附近。
首先，如圖1所示，準備在表面形成有未圖示的電子器件的半導體襯底10。在此，未圖示的電子器件例如為CCD(Charge Coupled Device電荷藕合器件)和紅外線傳感器等光接收元件、或發光元件。或者，未圖示的電子器件也可以為除上述光接收元件或發光元件以外的電子器件。另外，半導體襯底10例如由硅襯底構成，但也可以為其它材質的襯底。半導體襯底10優選具有約130μm的膜厚。
其次，在含有未圖示的電子器件的半導體襯底10的表面上形成第一絕緣膜11作為層間絕緣膜。第一絕緣膜11例如由P-TEOS和BPSG膜等構成。另外，第一絕緣膜11優選具有約0.8μm的膜厚。
其次，如圖2所示，選擇地蝕刻除去與半導體襯底10的表面接觸的第一絕緣膜11的局部位置。上述局部位置是與之后形成通路孔的半導體襯底10的位置相對應的位置。通過該蝕刻，形成露出半導體襯底10表面的一部分的開口部11a。
其次，如圖3所示，在含有開口部11a內的第一絕緣膜11上形成與未圖示的電子器件連接的外部連接用電極即焊盤電極12。焊盤電極12優選為由通過濺射法形成的鋁(Al)構成的電極，但也可以為由其它金屬構成的電極。在此，焊盤電極12在開口部11a的底部與半導體襯底10接觸，且從該開口部11a內延伸到第一絕緣膜11上。另外，焊盤電極12優選具有約1μm的膜厚形成。
然后，如圖4所示，在焊盤電極12上經由樹脂層13形成支承體14。在此，在未圖示的電子器件為光接收元件或發光元件時，支承體14通過例如具有玻璃這樣的透明或半透明性的材料形成。在未圖示的電子器件不是光接收元件或發光元件時，支承體14也可以通過不具有透明性或半透膜性的材料形成。另外，支承體14也可以為帶狀。該支承體14也可以在后工序中除去。或者支承體14還可以不除去而保留。另外，支承體14也可以不必形成而省略。
然后，在半導體襯底10的背面上形成第二絕緣膜15作為背面絕緣膜。第二絕緣膜15例如由氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)構成，例如通過等離子CVD法形成。另外，第二絕緣膜15優選具有約1μm～2um的膜厚。
其次，如圖5所示，使用未圖示的抗蝕層，蝕刻對應第一絕緣膜11的開口部11a的位置的第二絕緣膜15及半導體襯底10，使其開口比該開口部11a大。通過該蝕刻，形成具有比第一絕緣膜11的開口部11a大的口徑，且貫通第二絕緣膜15及半導體襯底10的通路孔16。在此，在通路孔16的底部露出第一絕緣膜11的一部分及焊盤電極12的一部分。
其次，如圖6所示，在通路孔16內及第二絕緣膜15上形成第三絕緣膜17。第三絕緣膜17例如由氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)構成，例如通過等離子CVD法形成。
其次，如圖7所示，從半導體襯底10的背面側，優選通過各向異性干式蝕刻進行第三絕緣膜17的蝕刻。通過進行該蝕刻，除去形成于第二絕緣膜15上的第三絕緣膜17、及形成于通路孔16底部的第三絕緣膜17。即，將形成于通路孔16側壁的第三絕緣膜17殘留，在通路孔16的底部露出焊盤電極12的一部分。另外，在該底部露出的焊盤電極12的周圍露出第一絕緣膜11的一部分。
另外，在上述蝕刻時，為可靠地露出焊盤電極12，需要進行若干的過量蝕刻。但是，在通路孔16的底部，由于焊盤電極12不能被第一絕緣膜11覆蓋，故可將上述蝕刻量抑制為極少量。
其次，如圖8所示，在通路孔16內及半導體襯底10背面的第二絕緣膜15上形成勢壘籽晶層(バリアシ一ド )18。勢壘籽晶層18具有由未圖示的勢壘金屬層和籽晶層構成的層積結構。在此，上述勢壘金屬層例如由鈦鎢(TiW)層、氮化鈦(TiN)層、或氮化鉭(TaN)層等金屬層構成。上述籽晶層是作為用于鍍敷形成后述的配線層20的電極的層，例如由銅(Cu)等金屬構成。
勢壘籽晶層18例如通過濺射法、CVD法、無電解鍍敷法、或其它成膜方法形成。
另外，在通路孔16側壁的第三絕緣膜17由氮化硅膜(SiN膜)形成時，由于該氮化硅膜(SiN膜)成為抵抗銅擴散的勢壘層，故勢壘籽晶層18也可以具有僅通過由銅(Cu)構成的籽晶層構成的單層結構。
其次，在含有通路孔16內的勢壘籽晶層18上通過例如電解鍍敷法形成由例如銅(Cu)構成的貫通電極19、及與該貫通電極19連續的配線層20。鍍敷膜厚調整為完全或不完全埋入通路孔16內這樣的厚度。在此，貫通電極19及配線層20經由勢壘籽晶層18與在通路孔16底部露出的焊盤電極12電連接。
其次，在半導體襯底10背面的配線層20上選擇地形成用于將配線層20構圖成規定圖案的未圖示的抗蝕層。未圖示的抗蝕層在對應規定圖案殘存的配線層20的區域上形成。殘存的配線層20的區域至少含有通路孔16的形成位置。
其次，如圖9所示，以未圖示的抗蝕層為掩模，蝕刻除去配線層20及勢壘籽晶層18的不需要的部分。或至少蝕刻除去配線層20的不需要的部分。通過該蝕刻，配線層20構圖成規定的配線圖案。
然后，如圖10所示，在除去上述未圖示的抗蝕層后，在半導體襯底10的背面上形成例如由抗蝕材料等構成的保護層21，使其覆蓋半導體襯底10的背面。在保護層21中的對應配線層20的位置設置開口部。然后，在該開口部露出的配線層20上形成例如由焊錫等金屬構成的球狀導電端子22。
其次，如圖11所示，沿半導體襯底10的未圖示的切割線進行切割，切斷分離該半導體襯底10及層積于其上的各層。由此，完成由多個半導體芯片10A及層積于其上的各層構成的半導體裝置。
如上所述，根據本實施例的制造方法，在蝕刻半導體襯底10，形成通路孔16后，不需要如現有例那樣在通路孔56的底部蝕刻覆蓋焊盤電極52的第一絕緣膜51。因此，可一次完成在通路孔16露出焊盤電極12時的絕緣膜的蝕刻。另外，可將用于在通路孔16底部準確地露出焊盤電極12的蝕刻的量抑制為極少量。即，與現有例相比，可簡單地進行蝕刻的控制。
其結果是在具有貫通電極的半導體裝置的制造方法中，可將該工序簡化，將制造成本抑制得極低，同時，可提高成品率。
其次，參照
本發明第二實施例的半導體裝置的制造方法。圖12～圖15是說明本實施例的半導體裝置的制造方法的剖面圖。另外，圖12～圖15表示半導體襯底中的未圖示的切割線附近。在圖12～圖15中，與第一實施例的圖1～圖11所示的結構相同的構成要素使用同一符號進行說明。
首先，如圖12所示，準備與第一實施例相同的形成有未圖示的電子器件的半導體襯底10，與第一實施例同樣，形成第一絕緣膜11及其開口部11a。
其次，在含有開口部11a內的第一絕緣膜11上形成勢壘金屬層12b。上述勢壘金屬層12b優選例如由鈦鎢(TiW)層、氮化鈦(TiN)層、或氮化鉭(TaN)層等金屬層構成。或勢壘金屬層12b也可以由上述以外的金屬層構成。在此，勢壘金屬層12b如下形成，即在開口部11a底部與半導體襯底10接觸，從該開口部11a內延伸到第一絕緣膜11上。
然后，在含有開口部11a內的勢壘金屬層12b上形成由通過濺射法形成的鋁(Al)構成的焊盤電極12。在此，由于勢壘金屬層12b的存在，焊盤電極12與半導體襯底10不相互接觸。因此，當半導體襯底10由硅襯底構成，且焊盤電極12由鋁(Al)構成時，可抑制硅粒(シリコンノジュ一ル)等的產生。另外，在焊盤電極12由銅(Cu)構成時，可抑制所謂的銅擴散。
其次，根據需要，和第一實施例相同，在焊盤電極12上經由樹脂層13形成支承體14。該支承體14也可以在之后的工序中除去。或者，支承體14也可以不除去而殘留。另外，支承體14的形成也可以不需要而省略。另外，在半導體襯底10的背面和第一實施例相同，形成第二絕緣膜15。
其次，如圖13所示，使用未圖示的抗蝕層，蝕刻對應第一絕緣膜11的開口部11a的位置的第二絕緣膜15及半導體襯底10，使其開口比該開口部11a大。通過該蝕刻，形成具有比第一絕緣膜11的開口部11a大的口徑，且貫通第二絕緣膜15及半導體襯底10的通路孔16。在此，在通路孔16的底部露出第一絕緣膜11的一部分及勢壘金屬層12b的一部分。
其次，如圖14所示，在通路孔16內及第二絕緣膜15上與第一實施例相同，形成第三絕緣膜17。
其次，如圖15所示，與第一實施例相同，從半導體襯底10的背面側，優選通過各向異性干式蝕刻進行第三絕緣膜17的蝕刻。通過進行該蝕刻，除去形成于第二絕緣膜15上的第三絕緣膜17、及形成于通路孔16底部的第三絕緣膜。即，殘留形成于通路孔16側壁的第三絕緣膜17，在通路孔16的底部露出勢壘金屬層12b的一部分。另外，在該底部露出的勢壘金屬層12b的周圍露出第一絕緣膜11的一部分。
另外，在上述蝕刻時，為可靠地露出勢壘金屬層12b，需要進行若干的過量蝕刻。但是，在通路孔16的底部，由于勢壘金屬層12b未被第一絕緣膜11覆蓋，故可將上述蝕刻的量抑制在極少量。
其次，圖中未圖示，但與第一實施例相同，在通路孔16內及半導體襯底10背面的第二絕緣膜15上形成未圖示的勢壘籽晶層。進而在未圖示的勢壘籽晶層上形成未圖示的貫通電極及與該貫通電極連續的配線層，將該配線層構圖為規定的圖案。這些未圖示的勢壘籽晶層、貫通電極、配線層及導電端子由與第一實施例相同的材料構成，通過同樣的形成方法形成。
最后，沿半導體襯底10的未圖示的切割線進行切割，切斷分離該半導體襯底10及層積于其上的各層。由此，完成由多個半導體芯片10A及層積于其上的各層構成的半導體裝置。
如上所述，根據本實施例的制造方法，由于勢壘金屬層12b的存在，焊盤電極12與半導體襯底10不相互接觸。因此，可抑制硅粒等的產生。
另外，與第一實施例相同，蝕刻半導體襯底10形成通路孔16后，不需要如現有例那樣在通路孔56的底部蝕刻覆蓋焊盤電極52的第一絕緣膜51。因此，可一次完成在通路孔16露出勢壘金屬層12b時的絕緣膜的蝕刻。另外，可將用于在通路孔16底部可靠地露出勢壘金屬層12b的蝕刻的量抑制為極少量。即，與現有例相比，可簡單地進行蝕刻的控制。
其結果是在具有貫通電極的半導體裝置的制造方法中，可將該工序簡化，將制造成本抑制得極低，同時，可提高成品率。
接下來，參照
本發明第三實施例的半導體裝置的制造方法。圖16～圖19是說明本實施例的半導體裝置的制造方法的剖面圖。另外，圖16～圖19表示半導體襯底中的未圖示的切割線附近。在圖16～圖19中，和第一實施例的圖1～圖11所示的結構相同的構成要素使用同一符號進行說明。
首先，如圖16所示，與第一實施例相同，準備與第一實施例相同的形成有未圖示的電子器件的半導體襯底10。然后，在含有上述未圖示的電子器件的半導體襯底10的表面上形成與第一實施例的第一絕緣膜11相同的第一絕緣膜21。
其次，從半導體襯底10的表面側選擇地將第一絕緣膜21的局部位置蝕刻到其膜厚的途中，將其薄膜化。上述局部位置是與之后形成通路孔的半導體襯底10的位置相對應的部位。通過進行該蝕刻，形成將第一絕緣膜21薄膜化構成的具有底部的凹部21a。凹部21a底部的被薄膜化的第一絕緣膜21與半導體襯底10的表面接觸。
其次，在含有凹部21a內的第一絕緣膜21上形成與未圖示的電子器件連接的外部連接用電極即焊盤電極22。焊盤電極22與第一實施例的焊盤電極12相同，例如由通過濺射法形成的鋁(Al)構成，從凹部21a的底部延伸到第一絕緣膜21上。
在此，在本實施例中，與第一實施例不同，由于凹部21a底部的薄膜化的第一絕緣膜21內的存在，焊盤電極22不與半導體襯底10的表面接觸。因此，在半導體襯底10由硅襯底構成，且焊盤電極由鋁(Al)構成時，可抑制硅粒等的產生。
另外，與半導體襯底10和焊盤電極22的材質無關，將半導體襯底10的表面與焊盤電極22絕緣。因此，可在形成通路孔16的工序之前的工序中進行形成于半導體襯底10表面的未圖示的電子器件的電路測試。
其次，根據需要，與第一實施例相同，在焊盤電極22上經由樹脂層13形成支承體14。該支承體14也可以在之后的工序中除去。或支承體14也可以不除去而殘留。另外，支承體14的形成也可以不需要而省略。在半導體襯底10的背面與第一實施例相同，形成第二絕緣膜15。
其次，如圖17所示，與第一實施例相同，使用未圖示的抗蝕層，蝕刻第一絕緣膜21的凹部21a對應位置的第二絕緣膜15及半導體襯底10，使其開口比該凹部21a大。通過進行該蝕刻，形成具有比第一絕緣膜21的凹部21a大的口徑，且貫通第二絕緣膜15及半導體襯底10的通路孔16。在此，與第一實施例不同，在通路孔16的底部露出第一絕緣膜21。
其次，如圖18所示，與第一實施例相同，在通路孔16內及第二絕緣膜15上與第一實施例相同地形成第三絕緣膜17。
其次，如圖19所示，與第一實施例相同，從半導體襯底10的背面側，優選通過各向異性干式蝕刻進行第三絕緣膜17的蝕刻。通過進行該蝕刻，除去形成于第二絕緣膜15上的第三絕緣膜17、形成于通路孔16底部的第三絕緣膜17、及該底部的薄膜化的第一絕緣膜21。即，形成于通路孔16側壁的第三絕緣膜17殘留，在通路孔16的底部露出焊盤電極22的一部分。另外，在該底部露出的焊盤電極22的周圍露出第一絕緣膜21的一部分。
另外，在本實施例中，在通過上述蝕刻除去通路孔16底部的第三絕緣膜17時，由于也蝕刻除去薄膜化的第一絕緣膜21，故與第一實施例相比，稍稍增大上述蝕刻工序的蝕刻量和蝕刻時間。但是，由于不需要如現有例那樣通過進行二次蝕刻除去第一絕緣膜51及第三絕緣膜57，故與現有例相比，可將蝕刻的量抑制在少量。
其次，圖中未圖示，但與第一實施例相同，在通路孔16內及半導體襯底10背面的第二絕緣膜15上形成未圖示的勢壘籽晶層。進而在未圖示的勢壘籽晶層上形成未圖示的貫通電極及與該貫通電極連續的配線層，將該配線層構圖為規定的圖案。這些未圖示的勢壘籽晶層、貫通電極、配線層及導電端子由與第一實施例相同的材料構成，通過同樣的形成方法形成。
最后，沿半導體襯底10的未圖示的切割線進行切割，切斷分離該半導體襯底10及層積于其上的各層。由此，完成由多個半導體芯片10A及層積于其上的各層構成的半導體裝置。
如上所述，根據本實施例的制造方法，焊盤電極22不與半導體襯底10的表面接觸。因此，可抑制與半導體襯底接觸的焊盤電極22合金化而產生的不良，即硅粒的產生。
另外，為將半導體襯底10的表面與焊盤電極22絕緣，在形成通路孔16的工序之前的工序中進行形成于半導體襯底10表面的未圖示的電子器件的電路測試。
另外，可一次完成在通路孔16的底部露出焊盤電極22時的絕緣膜的蝕刻。因此，與現有例相比，可將蝕刻的量抑制為極少量，同時，可容易地進行蝕刻的控制。
其結果，在具有貫通電極的半導體裝置的制造方法中，可將該工序簡化，將制造成本抑制得極低，同時，可提高有效利用率。
接下來，參照
本發明第四實施例的半導體裝置的制造方法。圖20～圖23是說明本實施例的半導體裝置的制造方法的剖面圖。另外，圖20～圖23中使用同一符號說明與第一實施例的圖1～圖11所示的結構相同的同一構成要素。
首先，如圖20所示，與第一實施例相同，準備與第一實施例相同的形成有未圖示的電子器件的半導體襯底10。然后，在半導體襯底10中，在形成后述的通路孔16的規定位置形成柵極氧化膜10a。柵極氧化膜10a例如由熱氧化得到的氧化硅膜(SiO2膜)或其它氧化膜構成。
另外，圖中未圖示，但在半導體襯底10中，也可以在形成后述的通路孔16的上述規定位置形成例如由多晶硅構成的柵極電極層來代替柵極氧化膜10a。或者，也可以在上述規定的位置形成例如由熱氧化得到的氧化硅膜(SiO2膜)、P-TEOS膜、或BPSG膜構成的元件分離層來代替柵極氧化膜10a。
其次，在含有上述未圖示的電子器件及柵極絕緣膜10a的半導體襯底10的表面上形成與第一實施例的第一絕緣膜11同樣的第一絕緣膜31。然后，選擇地蝕刻并除去與半導體襯底10表面接觸的第一絕緣膜31的局部位置。上述局部位置是與之后形成通路孔的半導體襯底10的位置相對應的部位。通過進行該蝕刻，形成使形成于半導體襯底10表面上的柵極絕緣膜10a露出的開口部31a。
其次，在含有開口部31a的第一絕緣膜31上形成與未圖示的電子器件連接的作為外部連接用電極的焊盤電極32。焊盤電極32與第一實施例的焊盤電極12相同，由例如通過濺射法形成的鋁(Al)構成，從開口部31a的底部延伸到第一絕緣膜31上。
在此，在本實施例中，與第一實施例不同，由存在于開口部31a內的焊盤電極32和半導體襯底10表面之間的柵極氧化膜10a，而使得焊盤電極32不與半導體襯底10的表面接觸。因此，半導體襯底10由硅襯底構成，且在焊盤電極由鋁(Al)構成時，可抑制硅粒等的產生。
另外，與半導體襯底10和焊盤電極32的材質無關，由于將半導體襯底10的表面與焊盤電極22絕緣，故可在形成通路孔16的工序之前的工序中進行形成于半導體襯底10表面的未圖示的電子器件的電路測試。
其次，根據需要，與第一實施例相同，在焊盤電極32上經由樹脂層13形成支承體14。該支承體14也可以在之后的工序中除去。或者支承體14也可以不除去而殘留。另外，支承體14的形成也可以不需要而省略。在半導體襯底10的背面與第一實施例相同地形成第二絕緣膜15。
其次，如圖21所示，與第一實施例相同，使用未圖示的抗蝕層，蝕刻第一絕緣膜31的開口部31a對應位置的第二絕緣膜15及半導體襯底10，使其開口比該開口部31a大。通過進行該蝕刻，形成具有比第一絕緣膜31的開口部31a大的口徑，且貫通第二絕緣膜15及半導體襯底10的通路孔16。在此，與第一實施例不同，在通路孔16的底部露出柵極氧化膜10a。
其次，如圖22所示，與第一實施例相同，在通路孔16內及第二絕緣膜15上與第一實施例相同地形成第三絕緣膜17。
其次，如圖23所示，與第一實施例相同，從半導體襯底10的背面側，優選通過各向異性干式蝕刻進行第三絕緣膜17的蝕刻。通過進行該蝕刻，除去形成于第二絕緣膜15上的第三絕緣膜17、形成于通路孔16底部的第三絕緣膜17以及該底部的柵極氧化膜10a。即，形成于通路孔16側壁的第三絕緣膜17殘留，在通路孔16的底部露出焊盤電極12的一部分。另外，在該底部露出的焊盤電極12的周圍露出第一絕緣膜31的一部分。
另外，在本實施例中，在利用上述蝕刻除去通路孔10底部的第三絕緣膜17時，由于也蝕刻除去柵極氧化膜10a，故與第一實施例相比，稍稍增大上述蝕刻工序的蝕刻量和蝕刻時間。但是，由于不必如現有例那樣通過進行二次蝕刻除去第一絕緣膜51及第三絕緣膜57，故與現有例相比，可將蝕刻的量抑制在少量。
其次，圖中未圖示，但與第一實施例相同，在通路孔16內及半導體襯底10背面的第二絕緣膜15上形成未圖示的勢壘籽晶層。進而在未圖示的勢壘籽晶層上形成未圖示的貫通電極及與該貫通電極連續的配線層，將該配線層構圖為規定的圖案。這些未圖示的勢壘籽晶層、貫通電極、配線層以及導電端子由與第一實施例相同的材料構成，通過同樣的形成方法形成。
最后，沿半導體襯底10的未圖示的切割線進行切割，切斷分離該半導體襯底10及層積于其上的各層。由此，完成由多個半導體芯片10A及層積于其上的各層構成的半導體裝置。
如上所述，根據本實施例的制造方法，焊盤電極32不與半導體襯底10的表面接觸。因此，可抑制硅粒等的產生。另外，與半導體襯底10和焊盤電極32的材質無關，由于將半導體襯底10的表面與焊盤電極32絕緣，故可在形成通路孔16的工序之前的工序中進行形成于半導體襯底10表面的未圖示的電子器件的電路測試。
另外，可一次完成在通路孔16的底部露出焊盤電極11時的絕緣膜的蝕刻。因此，與現有例相比，可將蝕刻的量抑制為極少量，同時，可容易地進行蝕刻的控制。
其結果是在具有貫通電極的半導體裝置的制造方法中，可將該工序簡化，將制造成本抑制地極低，同時，可提高成品率。
在上述的第一、第二、第三及第四實施例中，形成貫通電極19及配線層20的工序不限于上述工序，也可以利用其它工序形成。例如形成貫通電極19及配線層20的工序也可以在勢壘籽晶層18上的未形成貫通電極19及配線層20的區域形成用于構圖貫通電極19及配線層20的未圖示的抗蝕層，通過將該抗蝕層作為掩模的鍍敷法進行。
另外，貫通電極19及配線層20由銅(Cu)以外的金屬構成，也可以利用鍍敷法以外的方法形成。例如，貫通電極19及配線層20也可以利用CVD法形成。或貫通電極19及配線層20也可以通過在鍍敷形成錫(Sn)后進行銅(Cu)的鍍敷形成而形成。或者，貫通電極19及配線層20也可以由鋁(Al)或鋁合金等構成，例如通過濺射法形成。另外，貫通電極19和配線層20還可以分別利用其它工序形成。
上述的第一、第二、第三及第四實施例在配線層20、或導電端子22的形成上不受限制。即，只要可將在通路孔16的開口部露出的貫通電極19與未圖示的電路襯底電連接即可，不需要必須形成配線層20或導電端子22。例如，在通路孔16的開口部露出的貫通電極19也可以不經由配線層20及導電端子22而與未圖示的電路襯底連接。或還可以不經由配線層20在通路孔16的開口部露出的貫通電極19上形成導電端子22，并將該導電端子22與未圖示的電路襯底連接。
權利要求
1.一種半導體裝置的制造方法，其特征在于，包括在半導體襯底表面形成第一絕緣膜的工序；蝕刻所述第一絕緣膜的一部分，形成使半導體襯底表面的一部分露出的開口部的工序；形成從所述開口部內延伸到所述第一絕緣膜上的焊盤電極的工序；在所述半導體襯底背面上形成第二絕緣膜的工序；形成具有比所述開口部大的口徑，且貫通與所述開口部對應位置的所述第二絕緣膜及所述半導體襯底，露出所述焊盤電極的通路孔的工序；形成從所述通路孔內延伸到所述第二絕緣膜上的第三絕緣膜的工序；蝕刻所述通路孔底部的第三絕緣膜，露出所述焊盤電極的工序；在所述通路孔內形成與所述焊盤電極電連接的貫通電極的工序；將所述半導體襯底切斷分離成多個半導體芯片的工序。
2.一種半導體裝置的制造方法，其特征在于，包括在半導體襯底表面形成第一絕緣膜的工序；蝕刻所述第一絕緣膜的一部分，形成使半導體襯底表面的一部分露出的開口部的工序；形成從所述開口部內延伸到所述第一絕緣膜上的勢壘金屬層的工序；在所述勢壘金屬層上形成焊盤電極的工序；在所述半導體襯底背面上形成第二絕緣膜的工序；形成具有比所述開口部大的口徑，且貫通與所述開口部對應位置的所述第二絕緣膜及所述半導體襯底，露出所述勢壘金屬層的通路孔的工序；形成從所述通路孔內延伸到所述第二絕緣膜上的第三絕緣膜的工序；蝕刻所述通路孔底部的第三絕緣膜，露出所述勢壘金屬層的工序；在所述通路孔內形成經由所述勢壘金屬層與所述焊盤電極電連接的貫通電極的工序；將所述半導體襯底切斷分離成多個半導體芯片的工序。
3.一種半導體裝置的制造方法，其特征在于，包括在半導體襯底表面形成第一絕緣膜的工序；通過蝕刻將所述第一絕緣膜的一部分薄膜化而形成凹部的工序；形成從所述凹部內延伸到所述第一絕緣膜上的焊盤電極的工序；在所述半導體襯底背面上形成第二絕緣膜的工序；形成具有比所述凹部大的口徑，且貫通與所述凹部對應位置的所述第二絕緣膜及所述半導體襯底，露出所述第一絕緣膜的通路孔的工序；形成從所述通路孔內延伸到所述第二絕緣膜上的第三絕緣膜的工序；蝕刻所述通路孔底部的第三絕緣膜及所述第一絕緣膜，露出所述焊盤電極的工序；在所述通路孔內形成與所述焊盤電極電連接的貫通電極的工序；將所述半導體襯底切斷分離成多個半導體芯片的工序。
4.一種半導體裝置的制造方法，其特征在于，包括在半導體襯底表面的一部分上形成柵極氧化膜、柵極電極、或元件分離層中任一個的工序；在所述半導體襯底表面形成第一絕緣膜的工序；除去與所述柵極氧化膜、柵極電極、或元件分離層中任一個接觸的所述第一絕緣膜的一部分，形成將該柵極氧化膜、柵極電極、或元件分離層中任一個的表面的一部分露出的開口部的工序；形成從所述開口部內延伸到所述第一絕緣膜上的焊盤電極的工序；在所述半導體襯底背面上形成第二絕緣膜的工序；形成具有比所述開口部大的口徑，且貫通與所述開口部對應位置的所述第二絕緣膜及所述半導體襯底，露出所述柵極氧化膜、柵極電極、或元件分離層中任一個的通路孔的工序；形成從所述通路孔內延伸到所述第二絕緣膜上的第三絕緣膜的工序；蝕刻所述通路孔底部的第三絕緣膜、及所述柵極氧化膜、柵極電極、或元件分離層中任一個，露出所述焊盤電極的工序；在所述通路孔內形成與所述焊盤電極電連接的貫通電極的工序；將所述半導體襯底切斷分離成多個半導體芯片的工序。
5.如權利要求1、2、3、4中任一項所述的半導體裝置的制造方法，其特征在于，具有在所述半導體襯底的背面上形成與所述貫通電極連接的配線層的工序。
6.如權利要求5所述的半導體裝置的制造方法，其特征在于，具有在所述配線層上形成導電端子的工序。
全文摘要
一種半導體裝置的制造方法，其具有貫通電極，能夠使工序簡化，將制造成本抑制得極低，同時，謀求有效利用率的提高。在半導體襯底(10)的表面形成第一絕緣膜(11)，蝕刻其一部分，形成露出半導體襯底(10)的一部分的開口部(11a)。其次，形成從開口部(11a)內延伸到第一絕緣膜(11)上的焊盤電極(12)。在半導體襯底(10)的背面上形成第二絕緣膜(15)。然后，形成具有比開口部(11a)大的口徑的通路孔(16)。形成從通路孔(16)內延伸到第二絕緣膜(15)上的第三絕緣膜(17)，蝕刻通路孔(16)底部的第三絕緣膜(17)，露出焊盤電極(12)。然后，在通路孔(16)內形成貫通電極(19)及配線層(20)。最后，將半導體襯底(10)切斷分離成多個半導體芯片(10A)。
文檔編號H01L21/28GK1738002SQ20051008483
公開日2006年2月22日 申請日期2005年7月18日 優先權日2004年7月16日
發明者梅本光雄, 岡山芳央, 谷田一真, 寺尾博, 根本義彥 申請人:三洋電機株式會社, 羅姆股份有限公司, 日本電氣株式會社, 株式會社瑞薩科技