專利名稱：多位非易失性存儲器件及其操作方法和制造方法
技術領域：
本發明涉及半導體存儲器件，更具體地，涉及多位非易失性存儲(NVM)器件、操作該器件的方法、以及制造該器件的方法。
背景技術：
半導體存儲器件可廣泛存儲硬盤中的數據且被分為易失性或者非易失性存儲器。當電源被導通時為了執行快速數據處理，諸如DRAM的易失性存儲器在諸如計算機的設備中被使用。
然而，代替典型地應用于計算機的DRAM，移動電話和數碼相機的增長市場產生了對于具有快速處理速度的非易失性存儲器的需求，該存儲器可以存儲數據而不論電源是否被切斷。
快閃存儲器(flash memory)是廣泛使用的一種非易失性存儲器件，具有用于存儲電荷的存儲節點結構。快閃存儲器的兩種常用形式為浮置柵極型和具有氧化物/氮化物/氧化物(ONO)結構的SONOS型。在下文中，參照圖1描述傳統的SONOS型非易失性存儲器件。
參照圖1，SONOS型非易失性存儲器件使用氮化物層120作為存儲節點。用于隧穿電荷(tunneling charge)或注入熱載流子的氧化物層115設置在氮化物層120和半導體襯底105之間。
阻擋絕緣膜125，例如，硅氧化物層，形成在氮化物層120和控制柵極電極130之間。通過這種結構，作為存儲節點的氮化物層120通過氧化物層115和125與半導體襯底105和控制柵極電極130分隔。因此，一旦電荷被存儲在氮化物層120內，即使電源被切斷也可以被保持。
在這種結構中，通過向控制柵極電極130提供編程電壓進行編程來將電荷存儲在氮化物層120內。這樣，在源極和漏極區110內被加速的電子被激勵(energize)然后被注入進氮化物層120。這種方法就是熱載流子注入。
另外，根據提供到控制柵極電極130的電壓，半導體襯底105的電子通過隧穿(tunneling)可被注入進氮化物層120。
通過提供負電壓到控制柵極電極130，或者提供正電壓到半導體襯底105，進行從氮化物層120擦除電荷。這時，存儲在氮化物層120內的電荷通過隧穿被擦除。
多位SONOS型非易失性存儲器目前正在研制中。這種器件利用了存儲在氮化物層120內的電荷的局部釘扎(local pinning)。即，當相反的電場施加到源極和漏極區110的兩端時，電子可被分別存儲在氮化物層120的兩端。
然而，使用單氮化物層120的多位操作的問題在于，當柵極長度減少時兩處不同的存儲電荷不能被區分。另外，存儲電荷的混合(mixing)不能完全避免。
發明內容
本發明提供了一種可靠的多位非易失性存儲器件。
本發明還提供了多位非易失性存儲器件的多位操作方法。
本發明還提供了制造多位非易失性存儲器件的方法。
根據本發明的一個方面，提供了一種多位非易失性存儲器件，包括形成在半導體襯底內的溝道區。源極和漏極位于半導體襯底的溝道區的每一端并且與溝道區形成肖特基接觸，并且中心柵極電極形成在溝道區的一部分上。第一和第二側壁柵極電極平行于中心柵極電極形成在溝道區上并沿著中心柵極電極的外側。另外，第一存儲節點可形成在溝道區和第一側壁柵極電極之間，且第二存儲節點可形成在溝道區和第二側壁柵極電極之間。
這里，源極和漏極可由金屬硅化物構成。另外，第一絕緣層形成在存儲節點和溝道區之間，且第二絕緣層形成在存儲節點和側壁柵極電極之間。
另外，第三絕緣層可形成在中心柵極電極和溝道區之間。第四絕緣層可加在中心柵極電極和側壁柵極電極之間。
根據本發明的另一方面，提供了包括形成在半導體襯底內的溝道區的多位非易失性存儲器件。金屬硅化物的源極和漏極形成在溝道區的側面處的半導體襯底內，且第一絕緣層位于溝道區的一部分上。中心柵極電極位于第一絕緣層上，且第一和第二側壁柵極電極平行于中心柵極電極形成在溝道區上并沿著中心柵極電極的外側。第二絕緣層位于側壁柵極電極和中心柵極電極之間，且第一存儲節點形成在第一側壁柵極電極和溝道之間，和第二存儲節點形成在第二側壁柵極電極和溝道之間。第三絕緣層位于存儲節點和側壁柵極電極之間，且第四絕緣層位于存儲節點和溝道之間。這時，存儲節點由硅氮化物層構成。
根據本發明的又一方面，提供了一種編程使用前面的器件的多位非易失性存儲器件的方法。這里，當第一和第二側壁柵極電極被設為第一和第二字線且源極和漏極接地后，編程電壓選擇性地提供給至少一條字線。這樣，電荷存儲在對應于所選擇的字線的存儲節點內。
這時，溝道區可用n型雜質摻雜，且編程電壓為正。或者，溝道區可用p型雜質摻雜，且編程電壓可以為負。
根據本發明的又一方面，提供一種擦除使用前面的器件的多位非易失性存儲器件的方法。這里，當第一和第二側壁柵極電極被設為第一和第二字線且源極和漏極接地后，擦除電壓選擇性地提供給至少一條字線。這樣，存儲在對應于所選擇的字線的存儲節點內的電荷被擦除。
根據本發明的另一方面，提供一種讀出存儲在使用前面器件的存儲節點內的電荷的方法。這里，中心柵極電極被選擇且被提供開啟電壓，且在漏極和源極之間二者擇之地提供正電壓和負電壓。這樣，電流的數量和方向用于確定電荷是否被存儲在該存儲節點內。
這時，溝道區可用n型雜質摻雜，且開啟電壓為正。另外，溝道區可用p型雜質摻雜，且開啟電壓可以為負。
根據本發明的另一方面，提供了一種制造多位非易失性存儲器件的方法，包括將雜質摻雜進半導體襯底從而形成溝道區。當在溝道區的一部分上形成第一絕緣層后，中心柵極電極層形成在第一絕緣層上。接著，中心柵極電極層和第一絕緣層被構圖從而形成第一絕緣膜和中心柵極電極。第二絕緣層形成在包括中心柵極電極的所得結構上，且存儲節點層形成在第二絕緣層上。當在存儲節點上形成第三絕緣層后，側壁柵極電極層形成在第三絕緣層上。通過順序各向異性蝕刻側壁柵極電極層、第三絕緣層、存儲節點層及第二絕緣層，第一和第二側壁柵極電極沿著中心柵極電極兩側形成。接著，金屬硅化物形成在位于側壁柵極電極外側的溝道區內，由此形成源極和漏極。
這里，形成金屬硅化物包括形成金屬層、進行熱處理及進行選擇性的濕法蝕刻。
通過參照下述附圖詳細描述示例性實施例，本發明的上述和其他特征及優勢將變得更加顯而易見，其中圖1是傳統SONOS型非易失性存儲器件的截面圖；圖2是依照本發明的實施例的多位非易失性存儲器件的截面圖；圖3是截面圖，示出了依照本發明的實施例的多位非易失性存儲器件及它的連接端口(connection port)；圖4到6繪制能帶，用于示出依照本發明的實施例的多位非易失性存儲器件的讀出(readout)操作；及圖7到12是截面圖，示出制造依照本發明的實施例的多位非易失性存儲器件的方法。
具體實施例方式
現在將參照附圖更全面地描述本發明。然而，本發明能夠以許多不同形式實施，且不應解釋為局限于下面闡述的實施例；相反，提供這些實施例是使得本公開將更徹底和完善，且向本領域技術人員更充分表達本發明的概念。在圖中，為清晰起見，層和區的厚度被放大。
圖2是截面圖，示出了依照本發明的實施例的多位非易失性存儲器件。
參照圖2，多位非易失性存儲器件200包括一對相互分離的存儲節點240a和240b。并且，一對側壁柵極電極250a和250b分別設置在存儲節點240a和240b之上。存儲節點240a和240b存儲電荷。
隧穿絕緣層235a和235b分別位于存儲節點240a和240b中的一個與半導體襯底例如硅襯底的溝道區210之間。電荷通過隧穿過隧穿絕緣層235a和235b在溝道區210和存儲節點240a和240b之間遷移。因為這個原因，隧穿絕緣層235a和235b優選地具有在工作電壓下允許電荷隧穿的厚度。
另外，阻擋絕緣膜245a設置在存儲節點240a和側壁柵極電極250a之間。阻擋絕緣膜245b設置在存儲節點240b和側壁柵極電極250b之間。存儲節點240a和240b通過阻擋絕緣膜245a和245b分別與側壁柵極電極250a和250b絕緣。
更具體地，存儲節點240a和240b可由硅氮化物層構成。這時，隧穿絕緣層235a和235b及阻擋絕緣膜245a和245b可由硅氧化物層構成。因此，側壁柵極電極250a和250b與溝道區210之間的絕緣層具有氧化物層/氮化物層/氧化物層的ONO結構。
因此，從溝道區210到左側壁柵極電極250a構成左SONOS結構，且從溝道區210到右側壁柵極電極250b形成右SONOS結構。因此，兩個SONOS結構設置在非易失性存儲器件200的單個單元內，因此，制備用于多位操作的存儲結構。這時，溝道區可用n型雜質或p型雜質摻雜。
如圖2所示，中心柵極電極230設置在兩個側壁柵極電極250a和250b之間。另外，柵極絕緣層225設置在中心柵極電極230和溝道區210之間。通過施加高于閾值電壓的電壓到中心柵極電極230，可以控制通過溝道區210的中心的電流。
更詳細地，中心柵極電極230包括多晶硅，且柵極絕緣層225可由硅氧化物層構成。兩側壁柵極電極250a和250b可包括多晶硅。
優選地，如圖2所示，隧穿絕緣層235a和235b、存儲節點240a和240b、及阻擋絕緣膜245a和245b在中心柵極電極230與側壁柵極電極250a和250b之間延伸，因此構成間隔層結構(spacer structure)。
源極255和漏極260設置在溝道區210的外側。這時，源極255和漏極260與溝道區形成肖特基接觸(Schottky contact)，這不同于傳統的結構。更具體地，源極255和漏極260可由金屬硅化物構成。
金屬硅化物可以是從由硅化鈦、硅化鈷、硅化鎢、硅化鎳及硅化鉑組成的組中選定的任何一種材料。這樣的金屬硅化物與溝道區210的硅形成肖特基接觸。
下面，將描述非易失性存儲器件200的多位操作。
圖3是依照本發明的實施例的多位非易失性存儲器件及它的連接端口(port)的截面圖。
參照圖3，源極電壓Vs提供到源極255，且漏極電壓Vd提供到漏極260。柵極電壓Vg提供到中心柵極電極230，控制柵極電壓Vsg1提供到左側壁柵極電極250a，另一個控制柵極電壓Vsg2提供到右側壁柵極電極250b。這時，半導體襯底205是接地的，盡管圖中未示出。
這里，所提供電壓的極性根據溝道區210是用n型雜質還是p型雜質摻雜而改變。因此，每種情況將被分別描述。
下面[表1]示出了用于n型溝道的編程。
參照[表1]，相對于溝道區(圖3的210)高于閾值電壓的正(+)電壓提供到Vsg1或Vsg2，從而在存儲節點(圖3中的240a和240b)內選擇性地存儲電荷，由此對單元編程。
這里，狀態“1”表示存儲節點處于編程狀態，且“0”表示擦除狀態。例如，(1，1)表示存儲節點240a和240b兩者都被編程。(1，0)表示左存儲節點240a被編程且右存儲節點240b被擦除。特別地，在n型溝道情形中，存儲的電子產生“1”，而存儲的空穴產生“0”。
這時，優選地，Vg、Vs和Vd沒有供應電壓或者被接地。因此，沒有招致源極(圖3的255)和漏極(圖3的260)之間的電流流動，根據溝道區210和側壁柵極電極250a和250b之間提供的電壓，溝道區210的電荷，即電子，通過隧穿遷移到存儲節點240a和240b。
示出了用于n型溝道區的擦除到狀態(0，0)。
參照[表2]，相對于溝道區(210)高于閾值電壓的負(-)電壓提供到Vsg1或Vsg2，從而選擇性地擦除存儲在存儲節點(240a和240b)內的電荷。
這里，低于溝道區210的電壓的負擦除電壓提供到側壁柵極電極250a和250b，因此擦除了存儲在存儲節點240a和240b內的電荷。
例如，為了從狀態(1，0)擦除到狀態(0，0)，擦除電壓只提供到左側壁柵極電極250a。這時，Vg、Vs和Vd沒有供應電壓或者被接地。
表示用于n型溝道的讀出操作。
參照[表3]，高于閾值電壓的正(+)電壓，即開啟電壓，提供到Vg，且另一電壓二中擇一地提供到Vs和Vd，以讀出各個狀態。這時，各個狀態可通過檢查源極255和漏極260之間的電流Is和Id的數量和方向而讀出。這時，參考字符Is和Id的極性表示電流方向。另外，優選地Vsg1和Vsg2浮置或接地。
如[表3]所示，源極255和漏極260之間的雙向電流組合在一一對應的基礎上對應于各狀態。例如，在狀態(1，1)下，與提供到Vs或Vd的正電壓無關，沒有電流流過。在狀態(0，1)下，當正電壓提供到Vs時沒有電流流過，但是當正電壓提供到Vd時電流從漏極260流向源極255。
下面，參照圖4到6繪出的能帶，將以讀取狀態(1，0)的過程作為例子說明讀出操作。本領域技術人員參考該例子容易理解其他狀態。
這里，左邊表示源極(圖3的255)和溝道區(圖3的210)之間的能帶，且右邊表示漏極(圖3的260)和溝道區(圖3的210)之間的能帶。另外，附圖標記Ef表示費米能，Ec表示導帶能，且Ev表示價帶能。
圖4示出了讀出狀態(1，0)之前的能帶。
參照圖4，在狀態(1，0)中，電子存儲在左存儲節點(圖3的240a)內，且空穴存儲在右存儲節點(圖3的240b)內。
因此，如圖4的左圖所示，接觸源極255的溝道區210處于耗盡狀態，且肖特基勢壘變得升高。而且，如圖4的右圖所示，接觸漏極260的溝道區210處于積累狀態(accumulation state)，且肖特基勢壘降低了。這時，根據存儲的電子和空穴的數量，Ef相對被確定了。
圖5表示狀態(1，0)中當正電壓提供到Vs時的能帶。
參照圖5，因為正電壓提供到源極255，圖4所示的能帶圖改變了。即，當正電壓提供到源極255時，源極255與溝道區210的肖特基勢壘降低了。
而且，盡管漏極260是接地的，右存儲節點240b存儲空穴。因此，效果如同右側壁柵極電極250b被提供正電壓。因此，接觸漏極260的溝道區210處于積累狀態，這依次降低了肖特基勢壘。
這時，開啟電壓施加到中心柵極電極(圖3的230)。由此，中心柵極電極230下面的溝道區210處于反型狀態(inversion state)，以允許電流流動。這樣，電流可以流過源極255和溝道區210之間的結、溝道區210及溝道區210和漏極260之間的結。換句話說，如[表3]所示，電流從源極255流向漏極260。
圖6表示狀態(1，0)下正電壓提供到Vd時的能帶。
參照圖6，當正電壓提供到漏極260時，如右圖所示接觸漏極260的溝道區210處于積累狀態，反過來降低了肖特基勢壘。即，電流可以流過漏極260和溝道區210之間的結區。
然而，如圖6的左圖所示，源極255接地，與圖4所示進行讀出之前一樣。即，電子存儲在左存儲節點240a內，于是溝道區210處于耗盡狀態。因此，肖特基勢壘提高了。因此，沒有電流流過源極255和溝道區210之間的結區。
這時，閾值電壓提供給中心柵極電極230以使溝道區210反型(invert)，由此允許電流流動。然而，因為電流不能流過源極255和溝道區210之間的結，如[表3]所示源極255和漏極260之間沒有電流流動。
讀出操作已使用狀態(1，0)作為例子進行了描述。因此，使用類似的原理以及參照表3和圖4到6，很明顯本領域普通技術人員很容易推斷其他狀態。
另一方面，當溝道區(圖3的210)是p型溝道，參照表3及圖4到6中的n型狀態，本發明可由本領域普通技術人員容易地進行改動。在這種情形下，極性全部與n型中的極性相反。例如，對p型溝道，[表3]的所有正電壓當編程時變成負電壓。因此，負電壓提供給側壁柵極電極(圖3的250a和250b)，其將進行與溝道區(圖3的210)有關的編程。另外，當擦除時[表4]的所有負電壓都變成正電壓。換句話說，相對于溝道區210的正電壓提供給側壁柵極電極250a和250b，其將進行與溝道區210有關的擦除。
p型溝道的讀出操作可參照[表6]。這時，中心柵極電極(圖3的230)被提供高于閾值電壓的負電壓，即開啟電壓。另外，所選擇的源極255和漏極260被提供負電壓而不是正電壓。由此，在源極255和漏極260之間流動的電流被反向。
如上所述，依照本發明的多位非易失性存儲器件200允許兩個存儲節點240a和240b分別單獨編程及擦除。因此，2位或更多位的多位操作可僅利用多位非易失性存儲器件200的單個單元而執行。
另外，多位非易失性存儲器件200通過改變肖特基勢壘能夠進行穩定的讀出操作，因為電壓在源極255和漏極260之間提供。這時，中心柵極電極230被選擇性地開啟，于是可從單元陣列中選擇單列或行的單元。
圖7到12是截面圖，示出了制造依照本發明的實施例的多位非易失性存儲器件的方法。
參照圖7，溝道區310通過摻雜半導體襯底305的表面區形成。參照圖8，柵極絕緣層325’和中心柵極電極層330’形成在溝道區310上。這時，柵極絕緣層325’優選地是硅氧化物層。硅氧化物層可通過氧化半導體襯底305的硅而形成。而且，中心柵極電極層330’可為多晶硅層或包括多晶硅的復合層(composite layer)。
參照圖9，中心柵極電極層330’和柵極絕緣層325’被構圖，因此形成中心柵極電極330和柵極絕緣層325。構圖可使用光刻和蝕刻進行。
參照圖10，隧穿絕緣層335、存儲節點層340、阻擋絕緣膜345及側壁柵極電極層350順序地形成在包括中心柵極電極330的所得結構上。這時，隧穿絕緣層335和阻擋絕緣膜345每個可以是硅氧化物層。
存儲節點層340可為硅氮化物層。硅氧化物層和硅氮化物層可通過化學氣相沉積(CVD)形成。優選地，側壁柵極電極層350是多晶硅層或包括多晶硅的復合層。
參照圖11，側壁柵極電極層350、阻擋絕緣膜345、存儲節點層340及隧穿絕緣層335順序地被各向異性地蝕刻。由此，側壁柵極電極350a和350b沿著中心柵極電極330的側壁形成為間隔層(spacer)。因此，側壁柵極電極350a和350b可以不需要昂貴的構圖而形成。
這時，阻擋絕緣膜345a、存儲節點340a及隧穿絕緣層335a介于左側壁柵極電極350a和中心柵極電極330之間，且介于左側壁柵極電極350a和溝道區310之間。
類似地，阻擋絕緣膜345b、存儲節點340b及隧穿絕緣層335b介于右側壁柵極電極350b和中心柵極電極330之間，且介于右側壁柵極電極350b和溝道區310之間。
參照圖12，源極355和漏極360形成在溝道區310的兩端。這時，源極355和漏極360可由金屬硅化物構成。
形成金屬硅化物可包括形成金屬層、熱處理及選擇性濕法蝕刻。這時，金屬層可為選自鈦層、鈷層、鎢層、鎳層及鉑層中的任意一種。而且，根據構成金屬層的物質，濕法蝕刻之后可增加熱處理。
此后，如本領域熟知的那樣進行互連。由此，完成了多位非易失性存儲器件的制造。
雖然本發明參照其示例性實施例被特別地示出和描述，本領域的普通技術人員可以理解，在不脫離所附權利要求定義的本發明的精神和范圍的情況下，可以做形式和細節上的各種改變。
權利要求
1.一種多位非易失性存儲器件，包括形成在半導體襯底內的溝道區；源極和漏極，其位于所述半導體襯底的所述溝道區的每一端處，并且與所述溝道區形成肖特基接觸；形成在所述溝道區的一部分上的中心柵極電極；平行于所述中心柵極電極在所述溝道區上并沿著所述中心柵極電極的外側形成的第一和第二側壁柵極電極；及形成在所述溝道區和所述第一側壁柵極電極之間的第一存儲節點及形成在所述溝道區和所述第二側壁柵極電極之間的第二存儲節點。
2.如權利要求1的器件，其中所述源極和所述漏極由金屬硅化物構成。
3.如權利要求2的器件，其中所述金屬硅化物是從硅化鈦、硅化鈷、硅化鎢、硅化鎳及硅化鉑構成的組中選定的任何一種材料。
4.如權利要求2的器件，其中所述溝道區用n型或p型雜質摻雜。
5.如權利要求2的器件，其中所述存儲節點由氮化物層構成。
6.如權利要求2的器件，還包括所述存儲節點和所述溝道區之間的第一絕緣層，及所述存儲節點和所述側壁柵極電極之間的第二絕緣層。
7.如權利要求6的器件，其中所述第一絕緣層和所述第二絕緣層每個是硅氧化物層。
8.如權利要求6的器件，還包括所述中心柵極電極和所述溝道區之間的第三絕緣層。
9.如權利要求8的器件，還包括所述中心柵極電極和所述側壁柵極電極之間的第四絕緣層。
10.如權利要求9的器件，其中所述第四絕緣層包括硅氮化物層。
11.如權利要求10的器件，其中所述第四絕緣層還包括在所述硅氮化物層的兩側上的硅氧化物層。
12.如權利要求1的器件，其中所述側壁柵極電極包括多晶硅。
13.如權利要求1的器件，其中所述中心柵極電極包括多晶硅。
14.一種多位非易失性存儲器件，包括形成在半導體襯底內的溝道區；形成在所述溝道區側面的所述半導體襯底內的由金屬硅化物構成的源極和漏極；位于所述溝道區的一部分上的第一絕緣層；位于所述第一絕緣層上的中心柵極電極；在所述溝道區上平行于所述中心柵極電極且沿著所述中心柵極電極的外側形成的第一和第二側壁柵極電極；位于所述側壁柵極電極和所述中心柵極電極之間的第二絕緣層；形成在所述第一側壁柵極電極和所述溝道之間的第一存儲節點及形成在所述第二側壁柵極電極和所述溝道之間的第二存儲節點；位于所述存儲節點和所述側壁柵極電極之間的第三絕緣層；及位于所述存儲節點和所述溝道之間的第四絕緣層。
15.如權利要求14的器件，其中所述存儲節點由硅氮化物層構成。
16.如權利要求14的器件，其中所述絕緣層每個是硅氧化物層。
17.如權利要求14的器件，其中所述溝道區用n型或p型雜質摻雜。
18.一種對使用權利要求1的器件的多位非易失性存儲器件編程的方法，其中當所述第一和第二側壁柵極電極被設為第一和第二字線且所述源極和所述漏極接地后，編程電壓選擇性地提供給至少一條字線，從而在對應于所選擇的字線的存儲節點內存儲電荷。
19.如權利要求18的方法，其中所述中心柵極電極接地。
20.如權利要求18的方法，其中所述溝道區用n型雜質摻雜，且所述編程電壓為正。
21.如權利要求18的方法，其中所述溝道區用p型雜質摻雜，且所述編程電壓為負。
22.一種擦除使用權利要求1的器件的多位非易失性存儲器件的方法，其中當所述第一和第二側壁柵極電極被設為第一和第二字線且所述源極和所述漏極接地后，擦除電壓選擇性地提供給至少一條字線，從而從對應于所選擇的字線的存儲節點擦除電荷。
23.如權利要求22的方法，其中所述中心柵極電極接地。
24.如權利要求22的方法，其中所述溝道區用n型雜質摻雜，且所述擦除電壓為負。
25.如權利要求22的方法，其中所述溝道區用p型雜質摻雜，且所述擦除電壓為正。
26.一種讀出存儲在使用權利要求1的器件的存儲節點內的電荷的方法，其中所述中心柵極電極被選定且提供有開啟電壓，且在所述漏極和所述源極之間二中擇一地供給正電壓和負電壓，從而電流的數量和方向用于確定電荷是否存儲在所述存儲節點內。
27.如權利要求26的方法，其中所述側壁柵極電極接地。
28.如權利要求26的方法，其中所述溝道區用n型雜質摻雜，且所述開啟電壓為正。
29.如權利要求26的方法，其中所述溝道區用p型雜質摻雜，且所述開啟電壓為負。
30.一種制造多位非易失性存儲器件的方法，包括將雜質摻雜到半導體襯底中從而形成溝道區；在所述溝道區的一部分上形成第一絕緣層；在所述第一絕緣層上形成中心柵極電極層；構圖所述中心柵極電極層和所述第一絕緣層從而形成第一絕緣膜和中心柵極電極；在包括所述中心柵極電極的所得結構上形成第二絕緣層；在所述第二絕緣層上形成存儲節點層；在所述存儲節點上形成第三絕緣層；在所述第三絕緣層上形成側壁柵極電極層；順序各向異性地蝕刻所述側壁柵極電極層、所述第三絕緣層、所述存儲節點層及所述第二絕緣層，從而沿著所述中心柵極電極的側面形成第一和第二側壁柵極電極；及在位于所述側壁柵極電極外側的溝道區內形成金屬硅化物，從而形成源極和漏極。
31.如權利要求30的方法，其中所述絕緣層每個是硅氧化物層。
32.如權利要求30的方法，其中所述存儲節點層是硅氮化物層。
33.如權利要求30的方法，其中所述側壁柵極電極層包括多晶硅。
34.如權利要求30的方法，其中形成所述金屬硅化物包括形成金屬層、進行熱處理及進行選擇性的濕法蝕刻。
35.如權利要求34的方法，其中所述金屬層是選自由鈦層、鈷層、鎢層、鎳層及鉑層組成的組中的任意一種。
全文摘要
本發明提供了多位非易失性存儲器件及其操作方法和制造方法。存儲器件包括形成在半導體襯底內的溝道區及與溝道區形成肖特基接觸的源極和漏極。而且，中心柵極電極位于溝道區的一部分上，且第一和第二側壁柵極電極沿著中心柵極電極的外側形成在溝道區上。第一和第二存儲節點形成在溝道區和側壁柵極電極之間。
文檔編號H01L21/336GK1776914SQ20051008479
公開日2006年5月24日 申請日期2005年7月21日 優先權日2004年11月19日
發明者蔡洙杜, 金汶慶, 李兆遠, 金楨雨 申請人:三星電子株式會社