專利名稱：半導(dǎo)體存儲(chǔ)元件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種半導(dǎo)體存儲(chǔ)元件結(jié)構(gòu)及其制作方法，特別是關(guān)于一種動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的電路布局、結(jié)構(gòu)及其制作方法。
背景技術(shù)：
動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器是一種廣泛應(yīng)用于各種電子產(chǎn)品的集成電路組件，尤其在今日的信息電子產(chǎn)業(yè)中更占有不可或缺的地位，而隨著技術(shù)的演進(jìn)，目前生產(chǎn)線上常見(jiàn)的DRAM儲(chǔ)存單元大多是由一晶體管和一電容所構(gòu)成，基本上，晶體管的源極是連接到一對(duì)應(yīng)的位線(bit line)BL，漏極連接到一電容的一儲(chǔ)存電極(storage electrode)，而柵極則連接到一對(duì)應(yīng)的字符線(wordline)WL，電容的一相對(duì)電極(opposed electrode)是連接到一固定電壓源，而在儲(chǔ)存電極和相對(duì)電極之間則設(shè)置一介電層。如熟習(xí)此項(xiàng)技藝者所熟知，晶體管是用來(lái)作為一開(kāi)關(guān)，以控制讀取與寫入，電容則可藉由其內(nèi)部電荷的儲(chǔ)存與否來(lái)代表字符1或0，而達(dá)到儲(chǔ)存電子信息的功能。
請(qǐng)參考圖1及圖2，圖1是顯示一習(xí)知半導(dǎo)體存儲(chǔ)元件10的俯視圖，而圖2則為圖1中A-A′線上的剖面示意圖。如圖1及圖2所示，半導(dǎo)體存儲(chǔ)元件10設(shè)于一基板上，其上設(shè)有多條沿一第一方向30排列的字符線12，以及多條沿一第二方向40排列的位線(未顯示)。如前所述，字符線12可用來(lái)形成一柵極，而有源區(qū)域20內(nèi)的摻雜區(qū)則可用來(lái)形成一源極24與一漏極25，而與字符線12中的柵極共同構(gòu)成一MOS晶體管26。
此外，在半導(dǎo)體基板表面另設(shè)有多個(gè)深溝槽(deep trench，DT)14，各深溝槽14底部設(shè)有一電容18，其上設(shè)有一埋藏式導(dǎo)電層22，而在深溝槽14側(cè)壁上鄰近埋藏式導(dǎo)電層22的一側(cè)設(shè)有一埋藏式導(dǎo)電帶(buried strap)23，而在深溝槽14中的另一側(cè)則設(shè)有一絕緣結(jié)構(gòu)28，以使電容18不會(huì)與上方的字符線12b短路，而能經(jīng)由埋藏式導(dǎo)電帶23電連接至相鄰的字符線12a，亦即MOS晶體管26。
如圖1所示，半導(dǎo)體存儲(chǔ)元件10中包含有多個(gè)儲(chǔ)存單元50，各儲(chǔ)存單元50皆包含有一位于深溝槽14底部的電容18以及一相鄰的晶體管26，且二相鄰的儲(chǔ)存單元50則具有一共享的源極24，經(jīng)由接觸插塞16電連接到位線，因此可藉由位線與字符線12來(lái)對(duì)儲(chǔ)存單元50來(lái)進(jìn)行寫入與抹除。
隨著集成電路組件尺寸的不斷下降以及組件積集度的不斷提升，即使采用溝槽或堆棧的結(jié)構(gòu)，二相鄰儲(chǔ)存單元50間的最短距離也會(huì)隨之縮小，如圖1所示，在習(xí)知的半導(dǎo)體存儲(chǔ)元件10中，二相鄰儲(chǔ)存單元50間的最短距離L1為深溝槽14與上方儲(chǔ)存單元50中有源區(qū)域20間的距離，在半導(dǎo)體存儲(chǔ)元件10的電路布局設(shè)計(jì)中，一旦L1過(guò)小，就很可能因制程誤差或是其它因素而發(fā)生短路的問(wèn)題，進(jìn)而影響半導(dǎo)體組件10的可靠度與穩(wěn)定性，因此，若要避免因L1過(guò)小而發(fā)生短路的問(wèn)題，就需要預(yù)留一定的安全距離，換言之，勢(shì)必要進(jìn)一步縮限各深溝槽14的大小，以使L1變大，然而當(dāng)深溝槽14的尺寸縮小時(shí)，不但會(huì)對(duì)儲(chǔ)存單元50的資料儲(chǔ)存時(shí)間造成影響，更會(huì)加大制程的困難度。因此，目前迫切需要一種新的半導(dǎo)體存儲(chǔ)元件結(jié)構(gòu)與制作方法，以進(jìn)一步提升資料的儲(chǔ)存時(shí)間，并改善半導(dǎo)體存儲(chǔ)元件的可靠度與穩(wěn)定性。
發(fā)明內(nèi)容
本發(fā)明的目的之一在于提供一種半導(dǎo)體存儲(chǔ)元件及其制作方法，以在維持半導(dǎo)體存儲(chǔ)元件可靠度的情況下，進(jìn)一步提升半導(dǎo)體存儲(chǔ)元件的資料儲(chǔ)存時(shí)間，并克服習(xí)知技術(shù)中的缺點(diǎn)。
為達(dá)上述與其它目的，本發(fā)明的一實(shí)施例中提供了一半導(dǎo)體存儲(chǔ)元件，其包含有一半導(dǎo)體基板以及多個(gè)儲(chǔ)存單元設(shè)于該半導(dǎo)體基板上，各儲(chǔ)存單元包含有一深溝槽設(shè)于該半導(dǎo)體基板上以及一電容設(shè)于該深溝槽的底部，其中各深溝槽包含有一第一側(cè)與相對(duì)于該第一側(cè)的一第二側(cè)，而電容則包含有一下電極、一上電極以及一介電層位于該下電極與該上電極之間，在深溝槽的側(cè)壁上，另設(shè)有一頸氧化層，該頸氧化層包含有一第一側(cè)壁位于該深溝槽的該第一側(cè)與一第二側(cè)壁位于該深溝槽的該第二側(cè)，該第一側(cè)壁邊頂部的高度約略等于該基板表面，而該第二側(cè)壁邊頂部的高度約略等于該該上電極，該深溝槽內(nèi)該上電極與該頸氧化層的該第二側(cè)壁邊上方另設(shè)有一埋藏式導(dǎo)電層，而在該半導(dǎo)體基板內(nèi)鄰接于該埋藏式導(dǎo)電層處則設(shè)有一埋藏式導(dǎo)電帶，該半導(dǎo)體存儲(chǔ)元件令包含有一金屬氧化半導(dǎo)體晶體管設(shè)于半導(dǎo)體基板表面，該金屬氧化半導(dǎo)體晶體管包含有一柵極、一源極以及一漏極，其中該漏極是電連接至該電容。
根據(jù)本發(fā)明中的半導(dǎo)體存儲(chǔ)元件的制作方法，首先提供一半導(dǎo)體基板，該半導(dǎo)體基板表面具有多個(gè)深溝槽，各該深溝槽包含有一第一側(cè)、相對(duì)于該第一側(cè)的一第二側(cè)以及一第三側(cè)位于該第一側(cè)與該第二側(cè)之間，該半導(dǎo)體基板表面并定義有多個(gè)有源區(qū)域鄰接于各該深溝槽的第二側(cè)，接著于各該深溝槽內(nèi)形成一頸氧化層，該頸氧化層包含有一第一側(cè)壁、一第二側(cè)壁以及一第三側(cè)壁，分別鄰接于各該深溝槽的該第一側(cè)、該第二側(cè)以及該第三側(cè)，再于各該深溝槽底部形成一電容，該電容包含有一下電極、一上電極以及一介電層位于該下電極與該上電極之間，該上電極的頂部高度是高于該頸氧化層的底部高度，但低于該頸氧化層的頂部高度，隨后部分移除該頸氧化層的該第二側(cè)壁，以使該第二側(cè)壁的頂部高度約略等于該上電極的頂部高度，接著于該上電極與該第二側(cè)壁的上方形成一埋藏式導(dǎo)電層，再于該半導(dǎo)體基板內(nèi)鄰近該深溝槽的該第二側(cè)邊處形成一埋藏式導(dǎo)電帶，該埋藏式導(dǎo)電帶是鄰接于該埋藏式導(dǎo)電層，最后于該半導(dǎo)體基板表面鄰近于該深溝槽的該第二側(cè)邊處形成一晶體管，各該晶體管是包含有一源極、一漏極以及一柵極，且該漏極是經(jīng)由該埋藏式導(dǎo)電帶以及該埋藏式導(dǎo)電層電連接至該電容的該上電極。
圖1為一習(xí)知半導(dǎo)體存儲(chǔ)元件的俯視圖。
圖2為圖1中A-A′線上的剖面示意圖。
圖3至圖13為本發(fā)明一實(shí)施例中一半導(dǎo)體存儲(chǔ)元件的制作方法示意圖。
符號(hào)說(shuō)明10～半導(dǎo)體存儲(chǔ)元件；12～字符線；12a～字符線； 12b～字符線；14～深溝槽；16～接觸插塞；18～電容； 20～有源區(qū)域；
22～埋藏式導(dǎo)電層；23～埋藏式導(dǎo)電帶；24～源極；25～漏極；26～晶體管； 28～絕緣結(jié)構(gòu)；30～第一方向；40～第二方向；110～半導(dǎo)體存儲(chǔ)元件； 112～半導(dǎo)體基板；114～氧化硅層； 116～氮化硅層；118～深溝槽； 118a～第一側(cè)；118b～第二側(cè)；118c～第三側(cè)；119～襯層； 120～犧牲層；122～頸氧化層； 122a～第一側(cè)壁；122b～第二側(cè)壁； 122c～第三側(cè)壁；124～下電極； 126～介電層；128～上電極； 130～電容；132～埋藏式導(dǎo)電層； 133～有源區(qū)域；134～埋藏式導(dǎo)電帶； 135～開(kāi)口；136～隔離層； 137～柵極氧化層；138～漏極； 142～源極；140～晶體管； 150～字符線；160～位線； 162～接觸插塞；170～儲(chǔ)存單元；
具體實(shí)施例方式
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下請(qǐng)參考圖3至圖13，圖3至圖13為本發(fā)明一實(shí)施例中一半導(dǎo)體存儲(chǔ)元件110的制作方法示意圖，其中圖3、圖9與圖13均為俯視圖，圖4至圖8為圖3中A-A′線上的剖面示意圖，圖10至圖11則為圖9中B-B′線上的剖面示意圖，圖12則為圖9中A-A′線上的剖面示意圖。
如圖3及圖4所示，首先提供一半導(dǎo)體基板112，例如一硅基板，接著于半導(dǎo)體基板112上依序形成二氧化硅層114與氮化硅層116，再藉由一光阻層(未顯示)來(lái)于氮化硅層116上定義出具有多個(gè)深溝槽開(kāi)口的硬掩模。接著去除該光阻層留下該硬掩模，以進(jìn)行一非等向蝕刻制程，沿著該些深溝槽圖案向下蝕刻，以于半導(dǎo)體基板112內(nèi)形成多個(gè)深溝槽118，各深溝槽118均具有一第一側(cè)118a與相對(duì)于第一側(cè)118a的一第二側(cè)118b，以本實(shí)施例為例，第一側(cè)118a是位于圖4中的左側(cè)，而第二側(cè)118b是位于圖4中的右側(cè)。
如圖5所示，接著于深溝槽118表面形成一襯層(liner layer)119，例如一氮化硅襯層，再于深溝槽118內(nèi)填入一犧牲層(sacrificial layer)120，其中犧牲層120的高度高于深溝槽118的底部，并藉由一濕蝕刻制程將超過(guò)犧牲層120的部分襯層119移除。
如圖6所示，在移除犧牲層120后，會(huì)進(jìn)行一氧化制程，以于深溝槽118側(cè)壁的襯層119上方上形成一頸氧化層(collar oxide)122，再去除襯層119。其中頸氧化層122包含有一第一側(cè)壁122a以及一第二側(cè)壁122b，分別鄰接于深溝槽118的第一側(cè)118a與第二側(cè)118b。
如圖7所示，接著再于深溝槽118底部頸氧化層122的下方依序形成一下電極124、一介電層126以及一上電極128，以構(gòu)成一電容130。在本發(fā)明的一實(shí)施例中，下電極124是藉由對(duì)深溝槽118底部的半導(dǎo)體基板112摻入N型或P型雜質(zhì)所形成，介電層126為一復(fù)合介電層，例如一氮化硅-二氧化硅(NO)介電層或二氧化硅-氮化硅-二氧化硅(ONO)介電層，而上電極128則包含有已摻雜的多晶硅層。
如圖8所示，接著于半導(dǎo)體基板112上形成一圖案化的光阻層(未顯示)覆蓋住第一側(cè)壁122a處而露出第二側(cè)壁122b，接著再對(duì)未受光阻層覆蓋的第二側(cè)壁122b進(jìn)行一蝕刻制程，將露出的部分第二側(cè)壁122b去除，而使第二側(cè)壁122b頂部約略與上電極128具有相同的高度，借著去除該光阻層，并于上電極128與頸氧化層122的第二側(cè)壁122b上形成一埋藏式導(dǎo)電層132，例如可為一已摻雜的多晶硅層。值得注意的是各深溝槽118中的埋藏式導(dǎo)電層132均位于相對(duì)應(yīng)的位置上，例如在圖8中，各埋藏式導(dǎo)電層132便均位于深溝槽118的右側(cè)。
如圖9所示，接著對(duì)半導(dǎo)體基板112進(jìn)行一黃光制程，藉由圖案化的光阻層(未顯示)于半導(dǎo)體基板112表面定義出一有源區(qū)域133，設(shè)于各深溝槽118之上，且與各深溝槽118部分重疊。
如圖10至11圖(圖9中B-B′沿線的剖面示意圖)所示，再進(jìn)行一蝕刻制程，移除二有源區(qū)域133間未受光阻層覆蓋的半導(dǎo)體基板112以及頸氧化層122的第三側(cè)壁122c(如圖9所示，第三側(cè)壁122c為頸氧化層122中未受有源區(qū)域133的光阻層覆蓋的區(qū)域)，以形成平行于有源區(qū)域133的開(kāi)口135。值得注意的是此時(shí)在A-A′沿線上的剖面尚未有任何改變，但在B-B′沿線上的剖面結(jié)構(gòu)將如圖10所示，其中第三側(cè)壁122c與鄰接第三側(cè)壁122c的半導(dǎo)體基板122的頂部高度將低于第一側(cè)壁122a的頂部高度。然后于半導(dǎo)體基板112表面形成一隔離層136，例如可為二氧化硅層，填入于各有源區(qū)域133之間的開(kāi)口135，并藉由一化學(xué)機(jī)械研磨制程，使隔離層136與有源區(qū)域133處的半導(dǎo)體基板112表面具有相同的高度。接著去除半導(dǎo)體基板112表面的氮化硅層116以及二氧化硅層114。
如圖12所示，接著藉由熱制程來(lái)使埋藏式導(dǎo)電層132中所摻雜的雜質(zhì)向外擴(kuò)散，以于半導(dǎo)體基板112中鄰接于埋藏式導(dǎo)電層132的一側(cè)形成一摻雜區(qū)，以作為一埋藏式導(dǎo)電帶(buried strap)134。之后再于半導(dǎo)體基板112表面形成一柵極氧化層137，并于柵極氧化層137的上方形成多條字符線150，各字符線150是由已摻雜的金屬硅化物及多晶硅所構(gòu)成，并分別通過(guò)各深溝槽118的正上方。接著再進(jìn)行一離子布植制程，于字符線150兩側(cè)分別形成摻雜區(qū)138與142，以分別作為源/漏極，而與作為柵極的字符線150共同構(gòu)成一晶體管140，其中摻雜區(qū)138是連結(jié)到埋藏式導(dǎo)電帶134，以經(jīng)由埋藏式導(dǎo)電帶134與埋藏式導(dǎo)電層132電連接至電容130中的上電極128，而能藉由晶體管140來(lái)控制對(duì)電容130的讀取與寫入。
如圖13所示，接著會(huì)于字符線150上形成一介電層(未顯示)，并于該介電層上形成多條平行排列的位線(bit line)160，其排列方向與字符線150相垂直，各位線160是藉由接觸插塞(contact plug)162穿過(guò)該介電層，電連接到下方的摻雜區(qū)142，亦即晶體管的源極，而于半導(dǎo)體基板112表面形成多個(gè)儲(chǔ)存單元170。
在半導(dǎo)體存儲(chǔ)元件110中，每一個(gè)儲(chǔ)存單元170皆是包含有一個(gè)位于深溝槽118底部的電容130以及一個(gè)位于深溝槽118右側(cè)的晶體管140，晶體管140與電容130之間并是以埋藏式導(dǎo)電帶134與埋藏式導(dǎo)電層132相電連接。此外，由于在先前的制作過(guò)程中，僅對(duì)頸氧化層122的第二側(cè)壁122b進(jìn)行部分蝕刻，因此對(duì)深溝槽118中的埋藏式導(dǎo)電層132而言，除了在頸氧化層122的第二側(cè)壁122b處具有開(kāi)口而可形成電路連通外，其余部分(如隔離層136與頸氧化層122的第一側(cè)壁122a)皆受到絕緣材料的保護(hù)，因此，埋藏式導(dǎo)電層132僅可經(jīng)由第二側(cè)壁122b處的埋藏式導(dǎo)電帶134向外形成電連接，而不會(huì)與附近的其它電路組件(例如鄰近儲(chǔ)存單元170中晶體管140或接觸插塞162)形成短路。
在本發(fā)明的存儲(chǔ)元件110中，由于電路布局的改變，因此各儲(chǔ)存單元170間的最短距離也隨之改變，如圖11與圖13所示，由于第三側(cè)壁及隔離層136的存在，因此深溝槽118將不會(huì)與相鄰儲(chǔ)存單元170的有源區(qū)域133形成電連接，故兩相鄰儲(chǔ)存單元170間的就不會(huì)受到習(xí)知技術(shù)中的L1的限制。因此，在本發(fā)明的電路布局架構(gòu)下，顯然可以制作較大尺寸的深溝槽118以進(jìn)一步提升資料儲(chǔ)存的時(shí)間，并同時(shí)享有較高的制程穩(wěn)定度，不會(huì)產(chǎn)生短路的問(wèn)題。
雖然本發(fā)明已以數(shù)個(gè)較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視申請(qǐng)專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)元件的制作方法，其包含有；提供一半導(dǎo)體基板，該半導(dǎo)體基板表面具有多個(gè)深溝槽，各該深溝槽包含有一第一側(cè)、相對(duì)于該第一側(cè)的一第二側(cè)以及一第三側(cè)位于該第一側(cè)與該第二側(cè)之間，該半導(dǎo)體基板表面并定義有多個(gè)有源區(qū)域，設(shè)于各該深溝槽之上，且與該深溝槽部分重疊；于各該深溝槽內(nèi)形成一頸氧化層，該頸氧化層包含有一第一側(cè)壁、一第二側(cè)壁以及一第三側(cè)壁，分別鄰接于各該深溝槽的該第一側(cè)、該第二側(cè)以及該第三側(cè)；于各該深溝槽底部形成一電容，該電容包含有一下電極、一上電極以及一介電層位于該下電極與該上電極之間，該上電極的頂部高度高于該頸氧化層的底部高度，但低于該頸氧化層的頂部高度；部分移除該頸氧化層的該第二側(cè)壁，以使該第二側(cè)壁的頂部高度低于該第一側(cè)壁的頂部高度；于該上電極與該第二側(cè)壁的上方形成一埋藏式導(dǎo)電層；于該半導(dǎo)體基板內(nèi)鄰近該深溝槽的該第二側(cè)邊處形成一埋藏式導(dǎo)電帶，該埋藏式導(dǎo)電帶是鄰接于該埋藏式導(dǎo)電層；以及于該半導(dǎo)體基板表面鄰近于該深溝槽的該第二側(cè)邊處形成一晶體管，各該晶體管包含有一源極、一漏極以及一柵極，且該漏極是經(jīng)由該埋藏式導(dǎo)電帶以及該埋藏式導(dǎo)電層電連接至該電容的該上電極。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)元件的制作方法，其中該方法在制作該些晶體管前，另包含有下列步驟形成一圖案化的光阻層，覆蓋于該些深溝槽及該些有源區(qū)域上；進(jìn)行一黃光制程，以部分移除該半導(dǎo)體基底以及該第三側(cè)壁，而于鄰近各該深溝槽的該第三側(cè)處形成一開(kāi)口，該開(kāi)口是平行于該有源區(qū)域；以及于該開(kāi)口內(nèi)形成一隔離層。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)元件的制作方法，其中該方法另包含有于該半導(dǎo)體基板表面形成一介電層；于該介電層內(nèi)形成多個(gè)接觸插塞，各該接觸插塞是分別電連接至一晶體管；以及于該介電層上形成多條平行排列的位線，該位線是電連接至多個(gè)接觸插塞，并藉由該些接觸插塞電連接至多個(gè)晶體管。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)元件的制作方法，其中制作該晶體管包含有下列步驟于該半導(dǎo)體基板表面形成多條字符線，各該字符線穿過(guò)該有源區(qū)域；以及進(jìn)行一離子布植制程，以于該半導(dǎo)體基板表面的有源區(qū)域內(nèi)形成二摻雜區(qū)，該二摻雜區(qū)分別位于該字符線的兩側(cè)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)元件的制作方法，其中該些字符線是用來(lái)做為該晶體管的柵極。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)元件的制作方法，其中該二摻雜區(qū)是分別用來(lái)做為該晶體管的源極與漏極。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)元件的制作方法，其中該埋藏式導(dǎo)電層為一已摻雜的多晶硅層。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)元件的制作方法，其中該晶體管為一金屬氧化半導(dǎo)體晶體管。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)元件的制作方法，其中該埋藏式導(dǎo)電層摻雜有雜質(zhì)，且該方法另包含有一熱制程，以使埋藏式導(dǎo)電層內(nèi)的雜質(zhì)向外擴(kuò)散，以于該埋藏式導(dǎo)電層的一側(cè)形成該埋藏式導(dǎo)電帶。
10.一種半導(dǎo)體存儲(chǔ)元件，其包含有一半導(dǎo)體基板；多個(gè)儲(chǔ)存單元位于該半導(dǎo)體基板上，各儲(chǔ)存單元包含有一深溝槽，設(shè)于該半導(dǎo)體基板上，該深溝槽包含有一第一側(cè)與相對(duì)于該第一側(cè)的一第二側(cè)；一電容，設(shè)于該深溝槽的底部，該電容包含有一下電極、一上電極以及一介電層位于該下電極與該上電極之間；一頸氧化層，設(shè)于該深溝槽的側(cè)壁上，該頸氧化層包含有一第一側(cè)壁位于該深溝槽的該第一側(cè)與一第二側(cè)壁位于該深溝槽的該第二側(cè)，該第二側(cè)壁的頂部高度低于該第一側(cè)壁的頂部高度；一埋藏式導(dǎo)電層，設(shè)于該深溝槽內(nèi)該上電極與該頸氧化層的該第二側(cè)壁邊上方；以及一金屬氧化半導(dǎo)體晶體管，設(shè)于半導(dǎo)體基板表面的一有源區(qū)域上，該有源區(qū)域是鄰接于該深溝槽的該第二側(cè)，該金屬氧化半導(dǎo)體晶體管包含有一柵極、一源極以及一漏極，其中該漏極是藉由該埋藏式導(dǎo)電層電連接至該電容；以及一隔離層，設(shè)于該半導(dǎo)體基板中二相鄰的儲(chǔ)存單元之間，并平行于該有源區(qū)域。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)元件，其中該第一側(cè)壁邊頂部的高度等于該基板表面，而該第二側(cè)壁邊頂部的高度等于該上電極。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)元件，其中該頸氧化層另包含有一第三側(cè)壁，位于該第一側(cè)壁與該第二側(cè)壁之間，該第三側(cè)壁頂部的高度低于該第一側(cè)壁。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)元件，其中該隔離層是鄰接于該第三側(cè)壁，并包覆該埋藏式導(dǎo)電層。
14.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)元件，其中各該第二側(cè)壁是位于各該深溝槽內(nèi)的同一位置上。
15.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)元件，其中各該儲(chǔ)存單元另包含有一埋藏式導(dǎo)電帶，鄰接于該埋藏式導(dǎo)電層的一側(cè)。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲(chǔ)元件及其制作方法，半導(dǎo)體存儲(chǔ)元件包含有一半導(dǎo)體基板以及多個(gè)儲(chǔ)存單元設(shè)于半導(dǎo)體基板上，各儲(chǔ)存單元包含有一深溝槽設(shè)于半導(dǎo)體基板上以及一電容設(shè)于深溝槽的底部，深溝槽中另設(shè)有一頸氧化層，其包含有一第一側(cè)壁與一第二側(cè)壁，該第一側(cè)壁邊頂部的高度約略等于該基板表面，而該第二側(cè)壁邊頂部的高度約略與電容相等，深溝槽內(nèi)電容與頸氧化層的第二側(cè)壁邊上方另設(shè)有一埋藏式導(dǎo)電層，且半導(dǎo)體基板內(nèi)鄰接于該埋藏式導(dǎo)電層處則設(shè)有一埋藏式導(dǎo)電帶，半導(dǎo)體存儲(chǔ)元件另包含有一金屬氧化半導(dǎo)體晶體管設(shè)于半導(dǎo)體基板表面，并經(jīng)由埋藏式導(dǎo)電帶與埋藏式導(dǎo)電層電連接至電容。
文檔編號(hào)H01L27/108GK1889252SQ20051008074
公開(kāi)日2007年1月3日 申請(qǐng)日期2005年6月30日 優(yōu)先權(quán)日2005年6月30日
發(fā)明者張文岳 申請(qǐng)人:華邦電子股份有限公司