專利名稱：增強表面附著性及故障模式分析的新式元件結構的制作方法
技術領域：
本發明是有關于一種故障模式分析(failure mode analysis)的方法，且特別是有關于一種先將低介電常數材料移除，以利于集成電路制造過程中進行故障模式分析的方法。
背景技術：
在集成電路的制造過程當中，故障模式分析是一項用以改善制程的重要工具，金屬線的制作便是其中一個重要制程步驟。在此步驟中的故障模式分析中，必須檢查金屬薄膜的表面，用以檢查金屬表面是否無效，并且也須檢查橫截面，用以檢查介層洞(via hole)是否無效。在集成電路的制造過程中，銅鑲嵌金屬化(copper damascene metallization)是非常普遍之一種做法。首先將銅金屬沉積于鑲嵌通道之中，然后再利用如化學機械研磨法(Chemical Mechanical Polishing，CMP)的類的方法將銅金屬磨去，僅留下通道之中的銅金屬。為了能夠有效地控制化學機械研磨銅金屬的效能，會在每一金屬層中加入90納米(nanometer)，以及位于幾何形狀下方的傀儡(dummy)金屬線。此舉增加了故障模式分析的困難，因為干式蝕刻法無法移除這些金屬。通常的做法是會對用來進行故障模式分析的晶圓進行濕式蝕刻法，移除其內金屬介電層(InterMetal Dielectric layer，IMD)，然后再利用ACE振動法移除金屬物。
當元件縮小至只有90納米或更少時，就需要利用具有極小介電常數(k)的介電材料(k＜4.5，或小于3更好)做為內金屬介電層，以減緩電阻-電容延遲(RC delay)現象。但是，這些具有低k常數的薄膜難以為目前的濕式蝕刻法所溶解，因此，需要找出一種能夠輕易移除這些具有極小k常數的薄膜的方法，以利于故障模式分析的進行。同樣地，當元件縮小至90納米或更少，并利用具有極小介電常數的材料做為內金屬介電層時，導電材料與低介電常數材料之間的附著性，不足以為集成電路所利用。因此在在填充導體材料之前，最佳化低介電常數的粗糙表面是重要的，特別是對熱壓釋放(thermal stress release)以及電子遷移排出(electron migrationissue)等反應而言，在美國專利第6,596,467號中，Gallagher等人說明了一種含有可移除性成孔劑(porogen)的低k常數介電材料，此種成孔劑可于金屬平坦化(metal planarization)程序的后被移除。
Ra’ul C.Munoz等人所著的論文”云母上金質薄膜的粗糙表面與表面感生電阻率電子表面散射理論模型的作用”J.Phys.Condens.Matter12(2000)L379-L385；Yuko Hanaoka等人所著的論文”增加銅與鋁金屬細導線的電性阻抗率”Materials Transactions，Vol.43，No.7(2002)pp.1621-1623；Sehyun Kim、Ki-Jun Lee及Yougsok Seo所著的論文”利用反應性氧氣環境下的離子束輻射以及其對于聚醚醚酮/銅金屬附著性的效應功能化聚醚醚酮(Polyetheretherketone，PEEK)表面”Langmuir，20(1)，157-163，2004，皆討論了粗糙表面對于不良附著能力及導電層電阻的重要性。
發明內容
因此本發明的目的就是在提供一種改良故障模式分析的方法。
本發明的另一目的是在提供一種可輕易移除低介電常數材料的方法，用以使故障模式分析能夠順利進行。
本發明的又一目的是在提供一種可輕易移除有孔的低介電常數材料的方法，用以使故障模式分析能夠順利進行。
本發明的再一目的是在有孔的介電材料中提供一鑲嵌著導體的孔洞，其中在介電材料與導體之間具有粗糙的介面。
為達到本發明之上述及其他目的，須達成一種移除介電材料的方法使故障模式分析能夠順利進行。首先提供一具有半導體元件形成其中與其上的基材，此半導體元件的結構包含了介電常數小于4.5的介電層，此介電層之內又再包含有鑲嵌著導體層的孔洞。在進行故障模式分析之前，為了故障模式分析的進行，會利用光學檢驗(optical examination)或掃描式電子顯微鏡(Scanning Electron Microscope，SEM)等方式，先將此集成電路結構中的低介電常數材料移除，并暴露出導體層。
同樣為了符合本發明的目的，提供了一包含上有介電層的基材、具有鑲嵌著導體層的通道的介電層以及沉積覆蓋于通道之中的阻障層的集成電路結構。其中在介電層與導體之間的介電材料具有一粗糙度，此介電層的粗糙度除以阻障層厚度后會得到0～1的值。
圖1至圖4是繪示符合本發明的一較佳實施例的橫截面圖。
圖5為粗糙表面功能下的電阻與附著強度圖示。
10基材 14階層16元件 20階層25通道 27粗糙表面
28阻障層 30導體層51最佳化窗口具體實施方式
為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發明提出的增強表面附著性及故障模式分析的新式元件結構其具體實施方式
、結構、特征及其功效，詳細說明如后。
在此配合參閱圖1至圖4，說明一種加強導體層與介電層間表面附著性的方法，其中使用了一種含有成孔劑的極小k常數薄膜，并使用一種已開發出的新型濕式蝕刻溶劑來移除此種極小k常數薄膜，或是粗糙化極小k常數薄膜的表面以提供良好的附著性。
請參照圖1，其中繪示了一完成了部份結構的集成電路元件，以及半導體基材10。利用一般常見的技術將如金氧半場效電晶體(Metal OxideSemiconductor Field Effect Transistor，MOSFET)，未繪示于圖上，一般的半導體元件形成于半導體基材上，這些元件會形成于階層14中。另外，在階層14中還形成有，用以與在隨后的程序中所制造出的銅線連接的元件16。在階層14之上方形成有極低介電常數材料階層20，其中階層20的介電常數會小于4.5，或是在1.7與4.5之間更好。這里所提到的介電材料可從由硅、碳、氧及氟等元素所組成的集合中挑選出，或是由這些元素的組合體中挑選出，如氧化硅(silicon oxide)、氟氧化硅(silicon oxidefluorine)、碳化硅(silicon carbine)、碳氧化硅(silicon carbine oxide)、氟碳化硅(silicon carbine fluorine)以及其他的組合等等。一般對于介電材料所使用的沉積方法都使用包含有電漿的化學氣相沉積法(ChemicalVapor Deposition，CVD)，例如電漿加強式化學氣相沉積法(PlasmaEnhanced CVD，PECVD)或高密度電漿化學氣相沉積法(High Density PlasmaCVD，HDP-CVD)。盡管如此，還是有其他如原子層(atomic layer)沉積、漩涂式涂布(spin-on-coating)、低溫化學沉積或低壓化學沉積等方法，可做為沉積低k常數介電薄膜時的選擇。
請參閱圖2，可利用濕式蝕刻程序或是干式蝕刻程序蝕刻介電階層20，以形成與元件16相接觸的鑲嵌通道25。以濕式蝕刻程序來說，能夠使用如氟化銨+氫氟酸+乙酸(NH4F+HF+CH3COOH)的類含有銨根離子(NH4+)的溶劑，協同罩幕層(一般為光阻層)來形成通道25。另就干式蝕刻程序而言，能夠使用含有全氟化碳(perfluorocarbon)的氣體蝕刻劑，在碳氟的原子率最少為約1∶3的情況下，如六氟乙烷(C2F6)、五氟丙烷(C3F5)或八氟環丁烷(C4F8)，協同罩幕層形成通道25。
至此階段開始要進入增強附著性的步驟。晶圓此時暴露于含有銨根離子的環境中，就如同沾浸在含有氟化銨的溶劑中一般。其中，環境中的溫度應該要在約20℃至410℃之間，離子濃度則應該要在約0.2至8M之間，暴露時間在約3秒至350秒之間。圖3中表示出了所產生的粗糙表面27。此種使表面粗糙的步驟最好是在蝕刻產生通道的步驟后進行，但是利用含有氟化銨的蝕刻劑氣體形成通道時，也會產生一樣的效果。
將介電層的部份區域粗糙化會增強介電層與隨繼產生的導體層或阻障層之間的附著性，所以對附著能力與電阻不佳的導體層提供部份最佳化的粗糙表面區域是重要的。由于自由電子會自粗糙的介面產生散射，因此介電層表面若具有較高的粗糙程度，則隨后所沉積產生的導體也會具有較高的電阻。相對的，平滑的表面會減弱接下來導體層與介電層之間的表面張力，所以也跟著降低了此兩種材料之間的附著能力。圖5利用最佳化窗口51表示了能夠穩定實現程序作業的區域，以使1制造過程能夠順利進行。
利用微粒子束或脈沖雷射熔解的方式來轟擊產生粗糙表面也是一種較佳的方法，這其中用以決定表面粗糙度是否足夠到增強附著性的關鍵在于能量及微粒子束的曝光時間。舉例而言，在使用氬(Ar)元素的形況下，利用不低于300電子伏特(eV)的運動能量并曝光約15秒鐘后，會產生約為50埃(angstrom)的粗糙表面。其中的粗糙度不只與運動能量及曝光時間相關，也與微粒子及介電材料表面的種類相關。以制造成本觀點來考量，氬與氮是對表面粗糙化最有效益的元素種類。但無論如何，碳、一氧化碳(CO)、二氧化碳(CO2)或氧元素，或是這些元素的組合物對于降低介電常數來說還是比較好的。均勻的熱氫元素會使暴露出的介電層產生具有一致性的粗糙表面。
步驟至此，會在介電層之上以及鑲嵌通道中沉積出阻障層28，如圖4所示。舉例來說，在這里的阻障層可含有鈦(titanium)、氮化鈦(titaniumnitride)、鉭(tantalum)、氮化鉭(tantalum nitride)、如氮化鈀(PdN)的類的類玻璃金屬(glassy metal)元素或是這些元素的組合物，并具有約50埃至350埃之間的厚度。介電層表面的平均粗糙度(Ra)小于150埃或是與阻障層的厚度t有關，其中Ra/t＝0～1，但更好的狀況是Ra/t＝0.02～0.05，因如此可最佳化隨后沉積而成的導體的電阻和極小k常數介電材料與阻障層之間的附著性。
表面平均粗糙度的定義如下Ra=1L∫01|f(x)|dx]]>其中L是取樣測量的長度，而f(x)則是表面取樣測量的地貌函數(topography function)。
利用如銅的類的元素在鑲嵌孔洞中沉積出一導體層，并利用磨回(polished back)程序產生鑲嵌于通道25中的導體層30，如圖4所示。阻障層也同樣如圖所示般地被磨回，以完成整個集成電路的結構。
以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而并非用以限定本發明，任何熟悉本專業的技術人員，在不脫離本發明技術方案范圍內，當可利用上述揭示的結構及技術內容作出些許的更動或修飾為等同變化的等效實施例，但是凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發明技術方案的范圍內。
權利要求
1.一種制造集成電路結構的方法，包含步驟提供一基材，其中該基材之中與之上形成有復數個半導體元件結構；形成一介電層于該些半導體元件結構之上；形成一通道穿越該介電層至該些半導體元件結構其中之一；粗糙化該介電層之一表面之一部分；以及使用一導體層填充該通道于完成該集成電路結構制作的后續程序之前。
2.根據權利要求1所述的方法，其中該介電層為一包含有硅、碳、氟、氧元素或上述元素的組合物的合成介電層。
3.根據權利要求1所述的方法，其中該介電層更包含一低介電常數介電層，具有在1.7至4.5間之一介電常數。
4.根據權利要求1所述的方法，其中該粗糙化該介電層的該表面的步驟包含了暴露該集成電路結構于包含有銨根離子(NH4+)之一環境中。
5.根據權利要求1所述的方法，其中該粗糙化該介電層的該表面的步驟系利用復數個微粒子束轟擊該集成電路結構。
6.根據權利要求1所述的方法，其中該粗糙化該介電層的該表面的步驟是利用包含有熱氫元素(thermal hydrogen)的環境處理該集成電路結構。
7.根據權利要求1所述的方法，其中該導體層更包含一阻障層于該介電層經過粗糙化的該表面之上。
8.根據權利要求1所述的方法，其中該介電層經過粗糙化的該表面的平均粗糙度小于150埃(Angstroms)。
9.一種故障分析方法，用于集成電路結構，包含步驟提供一基材，其中該基材之中與之上形成有復數個半導體元件結構；形成一介電層于該些半導體元件結構之上；形成一通道穿越該介電層至該些半導體元件結構其中之一；粗糙化該介電層之一表面之一部分；使用一導體層填充該通道以完成該集成電路結構的制作；以及移除該介電層并暴露該導體層，做為該集成電路結構接受該故障分析的準備。
10.根據權利要求9所述的方法，其中該介電層包含了硅、碳、氟、氧元素或上述元素的組合物。
11.根據權利要求9所述的方法，其中該介電層更包含一低介電常數介電層，具有在1.7至4.5間之一介電常數。
12.根據權利要求9所述的方法，其中該粗糙化該介電層的該表面的步驟包含了暴露該集成電路結構于包含有銨根離子(NH4+)之一環境中。
13.根據權利要求9所述的方法，其中該導體層更包含一阻障層于該介電層經過粗糙化的該表面之上。
14.根據權利要求9所述的方法，其中該介電層經過粗糙化的該表面的平均粗糙度小于150埃(Angstroms)。
15.一種集成電路結構，包含一介電層于一基材之上；以及一導體層鑲嵌于該介電層中之一通道中，其中該介電層包含有該導體層之一部分具有一粗糙表面。
16.根據權利要求15所述的結構，其中該介電層更包含一低介電常數介電層，具有在1.7至4.5間之一介電常數。
17.根據權利要求15所述的結構，其中該介電層包含了硅、碳、氟、氧元素或上述元素的組合物。
18.根據權利要求15所述的結構，其中該導體層更包含一阻障層于該介電層經過粗糙化的該表面之上。
19.根據權利要求15所述的結構，其中該介電層經過粗糙化的該表面的平均粗糙度小于150埃(Angstroms)。
20.根據權利要求15所述的結構，其中該介電層的該部分具有薄于該導體層的一厚度。
全文摘要
本發明是有關于一種增強表面附著性及故障模式分析的新式元件結構，提供一具有半導體元件形成其中與其上的基材，此半導體元件的結構包含了介電常數小于4.5的介電層，此介電層之內又再包含有鑲嵌著導體層的孔洞。其中在介電層與導體之間的介電材料具有一粗糙度，此介電層的粗糙度除以導體層下的阻障層厚度后會得到0～1的值。在進行故障模式分析之前，為了故障模式分析的進行，會利用光學檢驗(optical examin ation)或掃描式電子顯微鏡(Scanning Electron Microscope，SEM)等方式，先將此集成電路結構中的低介電常數材料移除，并暴露出導體層。
文檔編號H01L21/31GK1722404SQ20051007521
公開日2006年1月18日 申請日期2005年6月3日 優先權日2004年6月4日
發明者林慧祈, 鄭義榮, 王昭雄 申請人:臺灣積體電路制造股份有限公司