集成電路記憶體元件的制作方法

專利名稱：集成電路記憶體元件的制作方法
技術領域：
本發明是有關于一種集成電路非揮發性記憶體元件，且特別是有關于一種新的記憶胞及其操作方法。
背景技術：
電性可程式化及可抹除的非揮發性記憶體技術，如具有電荷儲存功能的電性可抹除且可程式化唯讀記憶體(electrically erasable andprogrammable read only memory，EEPROM)與快閃記憶體(flash memory)，已使用在各種現代化的應用中。一些記憶胞結構被使用來作為電性可抹除且可程式化唯讀記憶體與快閃記憶體。隨著集成電路尺寸的縮小，為了制程的可擴充性與簡化，具有電荷捕捉介電層的記憶胞結構逐漸受到較大的關注。具有電荷捕捉介電層的記憶胞結構例如包括工業命名為氮化硅唯讀記憶(nitride read only memory，NROM)、硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)、金屬-氧化物-氮化物-氧化物-硅(metal-oxide-nitride-oxide-silicon，MONOS)與藉熱電子注入氮化電子儲存器中以程式化(programming by hot hole injectionnitride electron storage，PHINES)的結構。這些記憶胞結構利用在例如是氮化硅的電荷捕捉介電層中捕捉電荷來儲存資料。當捕捉負電荷時，記憶胞的臨界電壓電壓則會增加。自電荷捕捉層移除負電荷則降低記憶胞的臨界電壓電壓。
圖1繪示為習知一種SONOS型的電荷捕捉記憶胞的結構剖面圖。基底包括作為源極/汲極的電極15、16的n+摻雜區，以及位于電極15、16之間的p摻雜通道區17。記憶胞的剩余部分包括電荷捕捉結構，電荷捕捉結構包括位于基底上的底介電層14、位于底介電層14上的電荷捕捉材料13、位于電荷捕捉材料13上的頂介電層12以及位于頂介電層12上的閘極11。典型的頂介電層包括厚度為5～10奈米的二氧化硅和氮氧化硅，或其他類似的高介電常數材料，例如包括氧化鋁(Al2O3)。典型的底介電層包括厚度為3～10奈米的二氧化硅和氮氧化硅，或其他類似的高介電常數材料。對于此型的電荷捕捉結構，典型的電荷捕捉材料包括厚度為3～9奈米的氮化硅，或其他類似的高介電常數材料，包括氮氧化硅、金屬氧化物如氧化鋁、二氧化鉿(HfO2)或其他材料。電荷捕捉材料可以是間斷的電荷捕捉材料區域或顆粒，或是如圖所示連續的膜層。
對于記憶胞，電極15、16作為源極/汲極，在偏壓配置中來對記憶胞進行讀取、程式化與抹除。形成電極15、16的摻雜區一般包括植入半導體基底的雜質，以建立與通道區17相反傳導形式的傳導電極。植入雜質的步驟使得植入的雜質擴散至半導體基底中，而可以限制能力以縮小電極15、16之間的通道的長度，甚至是使用微影收縮所能達到的最小尺寸。
圖2A與圖2B繪示為習知將記憶胞程式化至高臨界電壓狀態時導致福勒諾海穿遂(Fowler-Nordheim tunneling)自基底進入電荷捕捉結構中的一種偏壓配置。根據習知技術的配置，圖2A顯示閘極、源極、汲極與基底上的偏壓Vg、Vs、Vd、Vb，其導致了如圖2B所示的電子穿遂。
圖3繪示為習知以反及閘(not-and，NAND)型陣列結構所串聯排列的SONOS型記憶胞，利用一種偏壓配置來程式化定的記憶胞。在圖3中，記憶胞列包括n+摻雜區20～26、選擇閘極SLG1與SLG2以及字元線WL1～WL4。電荷儲存結構27～30位于字元線WL1～WL4之下，以及位于分別在摻雜區21與22、摻雜區22與23、摻雜區23與24、摻雜區24與25之間的通道區31～34之上。摻雜區20、26作為位元線或分別作為位元線BL1與BL2的連接。選擇閘極SLG1與SLG2形成選擇電晶體，摻雜區21與22以及摻雜區25與26分別用來連接或隔離記憶胞列與與BL2。為了程式化記憶胞列中的選定的記憶胞，如字元線WL1上的記憶胞，如圖所示使用一偏壓配置，其中位元線BL1不是偶接到地(以FN注入來程式化選定的記憶胞)，就是偶接以施加電位Vcc(以禁止選定的記憶胞的程式化)。為了耦接位元線BL1至摻雜區21，選擇閘極SLG1接收施加電位Vcc。選擇閘極SLG2接收0V的電壓或接地，以隔離位元線BL2與摻雜區25。當基底接地時，選定的記憶胞的字元線，在本例中為字元線WL1，接收約為18V的高電壓。未選定的記憶胞的字元線接收約為10V的電壓，足夠使得個別的通道區產生反轉，但不足以使重要的電荷射出。如圖3所示，摻雜區形成在每一個通道區之間。
因此，對于源極/汲極來說，從半導體基底中擴散線(diffusion line)的使用，在傳統的記憶胞的尺寸上產生了一個限制。用來形成擴散線的雜質的擴散，散開超過所植入的區域，增加了摻雜區的尺寸，以及導致記憶胞尺寸的其他限制，包括避免擊穿(pounch-through)的最小通道長度。
使用擴散線來克服問題的方法已被發展出來，此方法基于在基底中產生傳導反轉區域，使用在記憶胞中鄰近電荷儲存結構的控制電極，因此不斷變化的已建立反轉區域則做為源極/汲極電極。因為沒有進行植入制程，反轉區域的尺寸能夠依據制程的最小特征尺寸更準確的控制。“90-nm*node multi-level AG-AND type flash memory with cell size oftrue 2F2/bit and programming throughput of 10MB/s，”IEDM，2003，page823-826以及由Ishii等人所提出的美國專利公開號No.US2004/0084714。Sasago等人所提出的改進閘極的技術可以視為應用在各種形式的浮置閘極記憶體元件的所謂的分離閘極(split gate)技術的延伸。請參考由Chang所提出關于分離閘極元件的的美國專利第5,408,115號。
因此，發展出制作簡單以及提供高密度應用的非揮發性記憶體的技術是令人滿意的。

發明內容
本發明提出一種具有多重閘極(multiple-gate)記憶胞的集成電路記憶體元件。在一實施例中，上述元件包括一半導體主體以及在半導體主體上多數個串聯排列的閘極。在半導體主體上的一個電荷儲存結構包括在多數個閘極中超過一個閘極之下的電荷捕捉區域。還包括在半導體主體中，在記憶胞列的第一閘極與最終閘極附近，分別傳導源極/汲極偏壓至第一電極區域與第二電極區域的電路系統，以及傳導閘極偏壓至多數個閘極的電路系統。多重閘極記憶胞包括一個連續且位于記憶胞列的多數個閘極之下的多重閘極通道區域，其位于第一電極區域與第二電極區域之間。在一些實施例中，電荷捕捉區域包括位于記憶胞列的所有閘極之下的特定多重閘極記憶胞，并且所有的閘極作為控制閘極以儲存資料。在其他實施例中，記憶胞列中的所有閘極并非皆作為控制閘極以儲存資料。在一個例子中，部分閘極作為控制閘極以儲存資料，而記憶胞列中的其他閘極用來增進記憶胞中儲存區域之間的隔離。
在一些實施例中，在多重閘極記憶胞上，在記憶胞列中的多數個閘極中的全部或超過一個的閘極之下的二個區域儲存資料，藉以使用每一個控制閘極的二個儲存區域來儲存資料。
在一些實施例中，傳導源極/汲極偏壓的電路系統包括安排作為位元線的傳導材料，而傳導閘極偏壓的電路系統包括安排作為字元線的傳導材料。舉例來說，第一摻雜區和第二摻雜區被包括在半導體主體中，以鄰接記憶胞列的第一閘極與最終閘極提供電極區域。摻雜區具有與半導體主體相反的導電類型，并作為源極/汲極電極。在其他實施例中，利用在多重閘極記憶胞中存取儲存區域時所造成的反轉區域來提供第一電極區域和第二電極區域。在一些實施例中，例如為選擇電晶體的元件選擇性地連接作為第一區域與第二電極區域中至少一個的摻雜區或反轉區至位元線。
為了建立偏壓配置來進行記憶胞的操作，利用控制傳導源極/汲極偏壓的電路系統與傳導閘極偏壓的電路系統的控制器，對具有多重閘極記憶胞的集成電路元件進行操作。在一個例子中，為了建立一個高的臨界電壓狀態，利用控制器來提供偏壓配置，其包括一個程式化偏壓配置，以引起電子注入穿遂至記憶胞上的電荷捕捉區域中，此電荷捕捉區域位于記憶胞列中的選定的閘極之下。在程式化的過程中，施加選定的閘極偏壓至記憶胞列中的另一個控制閘極，或其他全部的控制閘極，充分的在通道區中引起反轉來支撐電子穿遂。在一些包括利用電子注入來進行程式化的例子中，以控制器提供偏壓配置，其包括一個抹除偏壓配置，以引起電子射出或電洞注入至電荷儲存區域中來進行抹除，以建立一個低的臨界電壓狀態。
在具有多重閘極記憶胞的集成電路的實施例中，包括利用每一個控制閘極的二個儲存區域的實施例，控制器控制傳導源極/汲極偏壓的電路系統與傳導閘極偏壓的電路系統來建立一個偏壓配置，以在位于記憶胞列中的超過一個的閘極中的每一個閘極之下的電荷捕捉區域儲存資料。在一個例子中，為了建立一個低的臨界電壓狀態，利用控制器來提供偏壓配置，其包括一個程式化偏壓配置，以引起熱電洞注入穿遂至記憶胞上的電荷捕捉區域中，此電荷捕捉區域在選定的二個電荷儲存區域其中之一中，而電荷儲存區域位于記憶胞列中的選定的閘極之下。在位于選定的控制閘極之下的選定的電荷儲存區域的程式化過程中，施加偏壓至記憶胞列中的另一個閘極，或其他全部的閘極，充分的在通道區中引起反轉來支撐電洞穿遂。在一些包括利用電洞注入來進行程式化的例子中，以控制器提供偏壓配置，其包括一個抹除偏壓配置，以引起電子注入至電荷儲存區域中來進行抹除，以建立一個高的臨界電壓狀態。在具有多重閘極記憶胞的集成電路的實施例中，包括利用每一個控制閘極的二個儲存區域的實施例，在一些實施例中包括熱電洞抹除，依照一個抹除步驟，控制器控施加偏壓配置來進行抹除，此抹除步驟包括抹除位于多重閘極記憶胞中的記憶胞列中的一個選定的閘極之下的儲存區域，而不抹除位于記憶胞列中的另一個閘極之下的儲存區域。
在一些例子中，控制器控施加偏壓配置，其包括一個讀取偏壓配置，在此讀取偏壓配置之下，選定的控制閘極接收讀取電壓，以及在其他儲存區域上的控制閘極接收電壓而在多重閘極通道區域中引起反轉，以支撐記憶區域的讀取。
本發明另提出一種集成電路記憶體元件的操作方法，其中集成電路記憶體元件包括如上所述的多重閘極記憶胞且此方法一般是以晶片內置(on-chip)控制器來進行控制。本發明的方法包括在元件中在位于選定的閘極之下的區域施加偏壓配置以讀取資料；在一位于選定的閘極之下的區域施加偏壓配置以程式化資料；在一位于選定的閘極之下的區域施加偏壓配置以抹除資料。在本方法的實施例中，程式化的偏壓配置包括在多重閘極通道區中施加基底偏壓條件(bias condition)至半導體主體；在記憶胞列中的第一閘極和最終閘極其中之一的附近施加源極偏壓條件至半導體主體；在記憶胞列中的第一閘極和最終閘極中的另一個的附近施加汲極偏壓條件至半導體主體；以及在記憶胞列中施加多數個閘極偏壓條件至多數個閘極，其中這些閘極偏壓條件包括一程式化電壓與一反轉電壓，其中在記憶胞列中的選定閘極上的程式化電壓相對于基底偏壓條件，足夠降低電子注入電流至位于選定閘極下方的電荷捕捉區域，以建立高臨界電壓狀態，而在記憶胞列中的其他閘極上的反轉電壓足夠減少多重閘極通道區中的反轉，其中多重閘極通道區位于上述其他閘極下方，而沒有有效的電子注入至位于上述其他閘極下方的多數個電荷儲存區。
在本方法的實施例中，進行抹除的偏壓配置包括在多重閘極通道區中施加基底偏壓條件至半導體主體；在記憶胞列中第一閘極與最終閘極其中之一附近施加源極偏壓條件至半導體主體；在記憶胞列中第一閘極與最終閘極其中另一個附近施加汲極偏壓條件至半導體主體；以及在記憶胞列中施加多數個閘極偏壓條件至多數個閘極，其中這上述這些閘極偏壓條件包括多數個電壓，這些電壓足夠引起電子從電荷捕捉區域射出或電洞注入電荷捕捉區域，以建立低的臨界電壓狀態，其中電荷捕捉區域位于記憶胞列中的上述閘極之下。
在另一個例子中，進行抹除的偏壓配置包括在多重閘極通道區中施加基底偏壓條件至半導體主體；在記憶胞列中第一閘極與最終閘極其中之一附近施加源極偏壓條件至半導體主體；在記憶胞列中第一閘極與最終閘極其中另一個附近施加汲極偏壓條件至半導體主體；以及在記憶胞列中施加多數個閘極偏壓條件以對位于多數個閘極下方一個或多個選定的區域，其中上述這些閘極偏壓條件包括多數個電壓，這些電壓足夠引起電洞注入位于記憶胞列中選定的閘極下方的電荷捕捉區域，且上述閘極偏壓條件包括在記憶胞列中的其他閘極上的反轉偏壓，此反轉電壓足夠減少多重閘極通道區中的反轉，以在選定的閘極中建立低的臨界電壓狀態，其中多重閘極通道區位于上述其他閘極下方。
依照本發明實施例所述的抹除步驟，此抹除步驟包括對記憶胞列中欲進行抹除的多數個閘極中的一組閘極進行驗證，此組閘極具有超過一個閘極；施加多數個閘極偏壓條件對上述那組閘極中的第一選定閘極進行抹除，以引起源極側或閘極側其中之一或全部的帶對帶穿遂(band-to-bandtunneling)所引發的熱電洞注入電荷儲存區，此電荷儲存區位于第一選定閘極下方；施加多數個閘極偏壓條件對上述那組閘極中的下一個選定閘極進行抹除，以引起源極側或閘極側其中之一或全部的帶對帶穿遂(band-to-bandtunneling)所引發的熱電洞注入電荷儲存區，此電荷儲存區位于下一個選定閘極下方，并且重復上述步驟直到施加上述閘極偏壓條件至上述那組閘極中的所有閘極。
在本方法的實施例中，進行讀取以決定資料以高的和低的臨界電壓狀態表示的偏壓配置包括在多重閘極通道區中施加基底偏壓條件至半導體主體；在記憶胞列中第一閘極與最終閘極其中之一附近施加源極偏壓條件至半導體主體；在記憶胞列中第一閘極與最終閘極其中另一個附近施加汲極偏壓條件至半導體主體；以及在記憶胞列中施加多數個閘極偏壓條件至多數個閘極，其中這些閘極偏壓條件包括在記憶胞列中的選定閘極上相對于基底偏壓條件的讀取電壓，此讀取電壓高于低臨界電壓狀態的臨界電壓，且這些閘極偏壓條件包括在記憶胞列中的其他閘極上的反轉偏壓，此反轉電壓足夠減少多重閘極通道區中的反轉，其中多重閘極通道區位于上述其他閘極下方，此反轉電壓高于高臨界電壓狀態的臨界電壓。
排列在陣列中的上述多重閘極記憶胞包括多數個字元線，在至少一列中耦接至多重閘極記憶胞的多數個閘極；多數個位元線，與多數個字元線垂直排列，并且在一行或多行中排列以連接至多重閘極記憶胞；多數個選擇閘極，在至少一列中排列以連接個別的多重閘極記憶胞至相關的多數個位元線中的位元線，以回應選擇閘極控制訊號；以及一選擇線，在至少一列中耦接至多數個選擇閘極，以提供選擇閘極控制訊號。此外，一控制器控制多數個位元線、多數個位元線與選擇線，在陣列中以傳導源極偏壓與汲極偏壓至多重閘極記憶胞，且在至少一列中傳導閘極偏壓至多重閘極記憶胞中的多數個閘極。
在一些實施例中，依照本發明的方法制作上述的多重閘極記憶胞與多重閘極記憶胞的陣列，此方法包括提供具有第一導電型的半導體主體；在半導體主體上形成電荷儲存結構；在電荷儲存結構上沈積第一閘極導體層；圖案化第一閘極導體層以定義電荷儲存結構上的多數個第一閘極，多數個第一閘極以一間隙串聯排列于連續的多重閘極通道區上，此多重閘極通道區位于半導體主體中第一電極區域與第二電極區域之間；至少在多數個第一閘極的側壁上形成絕緣層；在絕緣層上沈積第二閘極導體層，包括在多數個第一閘極之間，并且以絕緣層隔離多數個第一閘極；在半導體主體上定義多數個第二閘極，多數個第一閘極與多數個第二閘極串聯排列于連續的多重閘極通道區上，此多重閘極通道區位于半導體主體中第一電極區域與第二電極區域之間，以形成多重閘極記憶胞。
在上述多重閘極記憶胞的實施例中，記憶胞列中的閘極利用控制閘極側壁上的絕緣層以小距離互相分隔，此制作方法以在之前所述。在連續的多重閘極通道區中，此距離實質上小于閘極的長度，對于個別的閘極，包括小于10奈米的距離。
為讓本發明的上述和其他目的、特征和優點能更明顯易懂，下文特舉實施例，并配合所附圖式，作詳細說明如下。


圖1繪示為習知一種電荷捕捉記憶胞。
圖2A與圖2B繪示為以引起FN穿遂對習知的電荷捕捉記憶胞進行程式化的偏壓配置。
圖3繪示為習知一種以NAND結構的電荷捕捉記憶胞列的配置，并以一種偏壓配置對記憶胞列中選定的記憶胞進行程式化。
圖4繪示為具有二個控制閘極的多重閘極記憶胞。
圖5繪示為如圖4所示的多重閘極記憶胞的圖示符號。
圖6繪示為具有二個控制閘極的多重閘極記憶胞，并以一種偏壓配置在記憶胞列中對位于選定的記憶胞下方的儲存區域進行程式化。
圖7A至圖7D繪示為具有二個控制閘極的多重閘極記憶胞，并以個別的偏壓配置在記憶胞列中對位于選定的記憶胞下方的儲存區域進行讀取。
圖8繪示為具有二個控制閘極的多重閘極記憶胞，并以一種偏壓配置在記憶胞列中對位于選定的記憶胞下方的儲存區域進行抹除。
圖9繪示為具有二個控制閘極的多重閘極記憶胞，并以可選擇的偏壓配置在記憶胞列中對位于選定的記憶胞下方的儲存區域進行抹除。
圖10繪示為具有N個控制閘極的多重閘極記憶胞。
圖11繪示為如圖4所示的多重閘極記憶胞的圖示符號。
圖12繪示為具有N個控制閘極的多重閘極記憶胞，并以一種偏壓配置在記憶胞列中對位于選定的記憶胞下方的儲存區域進行程式化。
圖13繪示為具有N個控制閘極的多重閘極記憶胞，并以一種偏壓配置在記憶胞列中對位于選定的記憶胞下方的儲存區域進行讀取。
圖14繪示為具有N個控制閘極的多重閘極記憶胞，并以一種偏壓配置在記憶胞列中對位于選定的記憶胞下方的儲存區域進行抹除。
圖15繪示為具有N個控制閘極的多重閘極記憶胞，并以可選擇的偏壓配置在記憶胞列中對位于選定的記憶胞下方的儲存區域進行抹除。
圖16繪示為施加圖14與圖15的偏壓配置來進行抹除的簡化流程圖。
圖17繪示為具有N個控制閘極的多重閘極記憶胞，在記憶胞列中第一閘極與最終閘極附近，以電路系統傳導源極電壓和汲極電壓至半導體主體。
圖18繪示為具有N個控制閘極的多重閘極記憶胞，在記憶胞列中第一閘極與最終閘極附近，以選擇閘極電晶體圖19繪示為具有N個控制閘極的多重閘極記憶胞，以可選擇的實施方式，在記憶胞列中第一閘極與最終閘極附近，對選擇閘極傳導源極電壓和汲極電壓至半導體主體。
圖20繪示為具有N個控制閘極的多重閘極記憶胞，以另一個可選擇的實施方式，在記憶胞列中第一閘極與最終閘極附近，對選擇閘極傳導源極電壓和汲極電壓至半導體主體。
圖21繪示為具有N個控制閘極的多重閘極記憶胞，以可選擇的電路系統，在記憶胞列中第一閘極與最終閘極附近，對選擇閘極傳導源極電壓和汲極電壓至半導體主體。
圖22繪示為具有N+1個(奇數個)控制閘極的多重閘極記憶胞，以記億胞列中偶數的閘極作為控制閘極來儲存資料。
圖23繪示為具有N+1個(奇數個)控制閘極的多重閘極記憶胞，以記億胞列中奇數的閘極作為控制閘極來儲存資料。
圖24A至圖24F繪示為多重閘極記憶胞的制作流程。
圖25繪示為在如圖24A至圖24F的多重閘極記憶胞的制作流程中，穿過電荷儲存結構形成源極和汲極摻雜物的步驟。
圖26A至圖26D繪示為如圖22或圖23的多重閘極記憶胞的制作流程圖。
圖27繪示為包括多重閘極記憶胞陣列的集成電路的方塊圖。
圖28繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，其中上述儲存區域與每一個控制閘極聯系。
圖29繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，在選定的控制閘極下以一種偏壓配置進行抹除資料，其中上述儲存區域與每一個控制閘極聯系。
圖30繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，在選定的控制閘極下以可選擇的偏壓配置進行抹除資料，其中上述儲存區域與每一個控制閘極聯系。
圖31繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，對位于第一控制閘極下方的左側位元1-1以一種偏壓配置進行程式化，其中上述儲存區域與每一個控制閘極聯系。
圖32繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，對位于第一控制閘極下方的右側位元1-2以一種偏壓配置進行程式化，其中上述儲存區域與每一個控制閘極聯系。
圖33繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，對位于第二控制閘極下方的左側位元2-1以一種偏壓配置進行程式化，其中上述儲存區域與每一個控制閘極聯系。
圖34繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，對位于第二控制閘極下方的右側位元2-2以一種偏壓配置進行程式化，其中上述儲存區域與每一個控制閘極聯系。
圖35繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，對位于第一控制閘極下方的左側位元1-1以一種偏壓配置進行讀取，其中上述儲存區域與每一個控制閘極聯系。
圖36繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，對位于第一控制閘極下方的右側位元1-2以一種偏壓配置進行讀取，其中上述儲存區域與每一個控制閘極聯系。
圖37繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，對位于第二控制閘極下方的左側位元2-1以一種偏壓配置進行讀取，其中上述儲存區域與每一個控制閘極聯系。
圖38繪示為具有二個控制閘極與二個儲存區域的多重閘極記憶胞，對位于第二控制閘極下方的右側位元2-2以一種偏壓配置進行讀取，其中上述儲存區域與每一個控制閘極聯系。
圖39繪示為具有N個控制閘極與二個儲存區域的多重閘極記憶胞，其中上述儲存區域與每一個控制閘極聯系。
圖40繪示為具有N個控制閘極與二個儲存區域的多重閘極記憶胞，在選定的控制閘極下以一種偏壓配置進行抹除，其中上述儲存區域與每一個控制閘極聯系。
圖41繪示為具有N個控制閘極與二個儲存區域的多重閘極記憶胞，在選定的控制閘極下以可選擇的偏壓配置進行抹除，其中上述儲存區域與每一個控制閘極聯系。
圖42繪示為具有N個控制閘極與二個儲存區域的多重閘極記憶胞，對位于選定的控制閘極下方的左側位元以一種偏壓配置進行程式化，其中上述儲存區域與每一個控制閘極聯系。
圖43繪示為具有N個控制閘極與二個儲存區域的多重閘極記憶胞，對位于選定的控制閘極下方的右側位元以一種偏壓配置進行程式化，其中上述儲存區域與每一個控制閘極聯系。
圖44繪示為具有N個控制閘極與二個儲存區域的多重閘極記憶胞，對位于選定的控制閘極下方的左側位元以一種偏壓配置進行讀取，其中上述儲存區域與每一個控制閘極聯系。
圖45繪示為具有N個控制閘極與二個儲存區域的多重閘極記憶胞，對位于選定的控制閘極下方的右側位元以一種偏壓配置進行讀取，其中上述儲存區域與每一個控制閘極聯系。
圖46繪示為多重閘極記憶胞的一區段的布局圖。
圖47繪示為多重閘極記憶胞的一區段的第一可選擇的布局圖。
圖48繪示為多重閘極記憶胞的一區段的第二可選擇的布局圖。
圖49繪示為多重閘極記憶胞的一區段的第三可選擇的布局圖。
圖50繪示為多重閘極記憶胞的一區段的第四可選擇的布局圖。
圖51繪示為多重閘極記憶胞的一區塊的布局圖，此區塊包括多數個區段。
1、103-1～103-N、501、502、603-1～603-N、750～756、760～766控制閘極11、50、51、201、209、173-1～173-N+1閘極12、52、105、605頂介電層13電荷捕捉材料14、54、107、607底介電層15、16、55、56、101、102、202、203、205、206、212、213、503、504、601、602電極17、31～34、58通道區20～26摻雜區53、106、302、606電荷捕捉層57、500基底60、110電子符號70、71、104-1～104-N、184-1～184-N+1、604-1-1～604-N-1、604-1-2～604-N-2電荷儲存區73、74、75、77、120、121、125、126、127、128、510、512、514、516、615、616、625、626、635、636、645、646反轉區76、78、130、131熱電洞100基底150、151電路系統
207、208、214、215閘介電層210、211、710～716、720～726、SLG1、SLG2選擇閘極250～257步驟301底氧化層303頂氧化層304多晶硅層304X、306X閘電極307源極電極308汲極電極340隔離層341～347間隙349源極350汲極351～356堆疊層400記憶陣列401列解碼器402、WL1～WL4字元線403行解碼器404、BL1、BL2、BLN-3～BLN+3位元線405匯流排406方塊407資料匯流排411資料輸入線412資料輸出線450集成電路505、506、511、513、515、517、610-1～610-N、611-1～611-N、617、627符號600半導體主體700～706、740～746多重閘極記憶胞718、728、748、749、758接觸窗開口719、769源極線800區段802～811接觸窗i標號F特征尺寸SLG3、SLG4控制訊號
Vg、Vs、Vd、Vb偏壓
具體實施例方式
以下將對本發明實施例做詳細的說明，并同時參照圖4至圖51。
如一般所使用的，程式化是指一個位元接著一位元地設定選定的記憶區域的臨界電壓，而抹除是指設定選定的記憶區塊或記憶區的臨界電壓至抹除條件(erase condition)，其包括整個陣列或部分陣列的快閃(flash)抹除。在本發明的實施例中，資料的寫入步驟包括，首先，對一個選定的區塊的抹除處理，以將區塊中的記憶區設定至抹除臨界電壓，一般為高的或低的臨界電壓狀態的其中一種。接著，對區塊中的記憶區進行程式化處理，以將選定的記憶區設定至程式化狀態，一般為高的或低的臨界電壓狀態的其中另一種，而留下區塊中未選定的記憶區在抹除狀態。在此所述的技術的實施例包括程式化是指提高記憶區的臨界電壓而抹除是指降低記憶區的臨界電壓的產品和方法，以及程式化是指降低記憶區的臨界電壓而抹除是指提高記憶區的臨界電壓的產品和方法。
圖4繪示為依照本發明的一種雙閘極記憶胞，以一種偏壓配置來對選定的區域進行程式化。雙閘極記憶胞包括分別在左右電極區以n+摻雜區所形成的電極55、56與左右閘極50、51以及基底57中的通道區58。摻雜區作為電極電極55、56以連接雙閘極記憶胞至位元線，或其他電路系統以提供偏壓。通道區58為連續的p型區域且位于基底中電極55、56之間，明顯地沒有摻雜區而分離出在左右閘極50、51之下的通道區的部分。電荷捕捉結構包括例如為具有約9奈米的代表性厚度的頂介電層52、電荷捕捉層53與例如為具有約6奈米的代表性厚度的底介電層54。電荷捕捉結構形成在左右閘極50、51與p型基底中的通道區58之間。電荷捕捉層53包括例如為約6奈米厚的氮化硅或其他結構的一層材料，其不會將在選定的記憶胞中被捕捉的電荷傳導至實質上影響記憶胞列中其他區域的臨界電壓的區域中。在一些實施例中，閘極50、51包括n型或p型多晶硅。其他代表性的閘極材料包括氮化鈦(TiN)、鉑(Pt)和其他高功能的金屬或材料。每一個儲存區域可以儲存一位元或多位元的資料。舉例來說，利用對區域建立多程式化臨界電壓位階，可以在每一個區域儲存多位元。
圖5繪示為一種閘極記憶胞的圖示符號，此閘極記憶胞如圖4所示，其中源極與汲極分別對應摻雜區電極55、56，且控制閘極1對應閘極50，而控制閘極2對應閘極51。
圖6繪示為對雙閘極記憶胞中選定的記憶區進行程式化的一種偏壓配置，此閘極記憶胞如圖4所示。依照偏壓配置，利用基底57接地，施加約18V的Vg1至閘極50，施加約10V至閘極51，而摻雜區電極55、56其中之一接地，且另一個也接地或浮接，在位于閘極50下方的電荷儲存結構中以電子符號60代表的區域中引起FN穿遂。
圖7A至圖7D繪示為在雙閘極記憶胞中讀取資料的偏壓配置，此閘極記憶胞如圖4所示。在圖7A至圖7B中，藉由源極側或汲極側接收2V來進行讀取代表雙閘極記憶胞的“位元1(bit 1)”的資料，其中此資料儲存在位于接收閘極電壓Vg1的閘極50之下的電荷儲存區70。在圖7C至圖7D中，藉由源極側或汲極側接收2V來進行讀取代表雙閘極記憶胞的“位元2(bit2)”的資料，其中此資料儲存在位于接收閘極電壓Vg2的閘極51之下的電荷儲存區71。
圖7A繪示為在電荷儲存區70讀取“位元1”時，在電極56施加正的2V作為汲極以及使電極55接地作為源極的偏壓配置。在閘極51所施加的閘極電壓Vg2足夠高而使得電極55、56之間的通道區中產生反轉區73。利用由閘極電壓Vg2產生的反轉區73，將在源極或汲極上的電壓耦接至靠近電荷儲存區70的通道區中的區域。對記憶胞設定施加至閘極50的閘極電壓Vg1在低的臨界電壓之上，且高的臨界電壓之下。在一實施例中，所施加的閘極電壓Vg1約為2V。圖7B繪示為對相反的電極55、56以偏壓在電荷儲存區70中讀取相同的“位元1”。
圖7C繪示為在電荷儲存區71讀取“位元2”時，在電極56施加正的2V作為汲極以及使電極55接地作為源極的偏壓配置。在閘極50所施加的閘極電壓Vg1足夠高而使得電極55、56之間的通道區中產生反轉區74。利用由閘極電壓Vg1產生的反轉區74，將在源極或汲極上的電壓耦接至靠近電荷儲存區71的通道區中的區域。對記憶胞設定施加至閘極51的閘極電壓Vg2在低的臨界電壓之上，且高的臨界電壓之下。在一實施例中，所施加的閘極電壓Vg1約為2V。圖7D繪示為對相反的電極55、56以偏壓在電荷儲存區71中讀取相同的“位元2”。
圖8與圖9繪示為在對如圖4所示的記憶胞進行抹除資料時可以選擇的偏壓配置，此二種偏壓配置在多重閘極記憶胞中以每一閘極一位元來進行操作，并且適于結合圖6所示的程式化偏壓來使用。請參照圖8，在位于控制閘極50之下的儲存區域中，抹除“位元1”的抹除偏壓配置包括當電極55接地且施加約5V至電極56時，施加約-5V的閘極電壓Vg1至閘極50以及施加約10V的閘極電壓Vg2至閘極51。如此便在閘極51之下產生反轉區75，以及在閘極50之下的基底中產生熱電洞76。熱電洞注入至“位元1”的儲存區域，取代電子并且降低閘極50之下的儲存區域的臨界電壓。
請參照圖9，在位于之下控制閘極50的儲存區中，抹除“位元1”的可選擇的抹除偏壓配置包括當電極56接地且施加約5V至電極55時，施加約-5V的閘極電壓Vg1至閘極50以及施加約10V的閘極電壓Vg2至閘極51。如此便在閘極51之下產生反轉區77，以及在閘極50之下的基底中產生熱電洞78。熱電洞注入至“位元1”的儲存區域，取代電子并且降低閘極50之下的儲存區域的臨界電壓。在一些實施例中，藉由先施加圖8所示的偏壓配置，再施加圖9所示的偏壓配置，以使儲存區域中的電荷分布達到平衡，而可以抹除“位元1”。
圖10繪示為本發明一實施例，其中在多重閘極記憶胞中具有超過二個閘極，將圖4所示的實施例在基底100中在單一的連續的通道區上擴展至N個閘極。圖10所示的多重閘極記憶胞包括在基底100上以埋入式擴散(buried diffusion)形成的第一電極101與第二電極102。多數個控制閘極103-1～103-N配置于電荷儲存結構之上，其中此電荷儲存結構包括頂介電層105、電荷捕捉層106與底介電層107。電荷捕捉層106中的電荷儲存區104-1～104-N配置于基底上介于電極101、102之間的連續的通道區中。如圖所示，一種偏壓配置施加閘極電壓Vg1～VgN至控制閘極103-1～103-N，施加源極電壓Vs至電極101，以及施加汲極電壓Vd至電極102。當然，源極電壓與汲極電壓可以相反地分別施加在電極102與電極101。
在單一的如圖10所示的多重閘極記憶胞可以依特殊的實施例做選擇。舉例來說，在一實施例中N等于8。在另一實施例中，可以大于或小于8。
圖11繪示為一種多重閘極記憶胞的圖示符號，此閘極記憶胞如圖10所示，其中源極與汲極分別對應電極101、102，且控制閘極1對應閘極103-1，而控制閘極N對應閘極103-N。
圖12繪示為在多重閘極記憶胞中對選定的記憶區進行程式化的一種偏壓配置，其與圖10所述相似。依照偏壓配置，當電極101、102其中之一接地且另一個也接地或浮接，藉由基底100接地，施加18V的Vg2至閘極103-2，施加約10V至閘極103-1與～103-N，在閘極103-2之下的電荷儲存結構中以電子符號110表示的區域引起FN穿遂。
圖13繪示為在電荷儲存區104-5中讀取“位元5”的一種示范偏壓配置，其中，對作為汲極的電極102施加正的2V，而將作為源極的電極101接地。閘極電壓Vg1～Vg4與Vg6～VgN足夠高的在介于電極101、102之間的通道區中產生反轉區120、121。閘極電壓Vg1～Vg4與Vg6～VgN所產生的反轉區120、121將在源極或汲極上的電壓耦接至靠近電荷儲存區104-5的通道區中的區域。對記憶胞設定施加至閘極103-5的閘極電壓Vg5在低的臨界電壓之上，且高的臨界電壓之下。在本例中，所施加的閘極電壓Vg5約為2V。
圖14與圖15繪示為在對如圖10所示的記憶胞進行抹除資料時可以選擇的偏壓配置，此二種偏壓配置在多重閘極記憶胞中以每一閘極一位元來進行操作，并且適于結合圖12所示的程式化偏壓來使用。請參照圖14，在位于控制閘極103-3之下的儲存區域中，抹除“位元3”的抹除偏壓配置包括當電極101接地且施加約5V至電極102時，施加約-5V的閘極電壓Vg3至閘極103-3以及施加約10V的閘極電壓Vg1～Vg2與Vg4～VgN至閘極103-1～103-2與103-4～103-N。如此便在閘極103-1～103-2之下產生反轉區125，與在閘極103-4～103-N之下產生反轉區126，以及在閘極103-3之下的基底中產生熱電洞130。熱電洞注入至“位元3”的儲存區域，取代電子并且降低閘極103-3之下的儲存區域的臨界電壓。
請參照圖15，在位于之下控制閘極103-3的儲存區中，抹除“位元3”的可選擇的抹除偏壓配置包括當電極102接地且施加約5V至電極101時，施加約-5V的閘極電壓Vg3至閘極103-3以及施加約10V的閘極電壓Vg1～Vg2與Vg4～VgN至閘極103-3103-1～103-2與103-4～103-N。如此便在閘極103-1與103-2之下產生反轉區127，與在閘極103-4～103-N之下產生反轉區128，以及在閘極103-3之下的基底中產生熱電洞131。熱電洞注入至“位元3”的儲存區域，取代電子并且降低閘極103-3之下的儲存區域的臨界電壓。
在一些實施例中，藉由先施加圖14所示的偏壓配置，再施加圖15所示的偏壓配置，以使儲存區域中的電荷分布達到平衡，而可以抹除“位元3”或其他選定的位元。
圖16繪示為適用于如圖14與圖15所示的偏壓配置之抹除步驟流程圖，其中此步驟是用來對每一個位元區施加偏壓，以在位元區的附近產生熱電洞。首先，步驟250開始對一個記憶胞中的全部資料進行抹除，此記憶胞例如是圖10所示的記憶胞。接著，在步驟251中，設定指標i＝1，其中指標i對應記憶胞中的閘極1～N。然后，在步驟252中，對現行位元(currentbit)施加一偏壓配置。此偏壓配置可以是如圖14所示、如圖15所示或其他的偏壓配置。接下來，在步驟253中，利用測試是否i＝N來判定記憶胞中所有的位元區是否已被抹除。進行步驟254，增加指標i，并在步驟251中施加偏壓配置至記憶胞中的下一個位元區。假如i等于N，在步驟255中，進行抹除驗證步驟。再來，在步驟256中，判定記憶胞使否通過抹除驗證步驟。假如沒有通過，在此實施例中則從步驟251重新開始。假如記憶胞通過抹除驗證，則在步驟257中結束流程。其他實施例包括抹除多數個并聯的記憶胞的步驟，并聯的記憶胞例如是一組共用同一組位元線的記憶胞。其處理流程可以對每一個位元區在步驟252之后且增加指標i之前進行抹除驗，以及當驗證失敗時重新進行步驟252，以進行抹除驗證與重試步驟。
圖17繪示為如圖10所示的多重閘極記憶胞的一個實施例，利用將源極偏壓與汲極偏壓傳導至閘極103-1與103-N附近的電極區域，其中閘極103-1與103-N位于半導體本體中的記憶胞閘極列中。電路系統150、151可以力永許多方式完成，其包括使用如圖10中的電極101、102的摻雜區電極，并利用以導體惟材質的接點(contact)供應電壓至電極101、102。電極101、102可以是區域連接點(local contact point)，其為配置于集成電路中的金屬層或其他膜層中的內連線結構(未繪示)以連接電極。選擇性地，電極101、102可以是一行多重閘極所共用的導體線，并且耦接至電路系統，此電路系統沿著上述多重閘極供應電壓至任何一處。
圖18繪示為傳導源極偏壓與汲極偏壓至半導體主體的電路系統的另一實施例。在此實施例中，第一選擇閘極電晶體包括閘極201、位于電極202的摻雜區與位于電極203的摻雜區。第二選擇閘極電晶體包括閘極209、位于電極205的摻雜區與位于電極206的摻雜區。位于電極202與電極206的摻雜區耦接至總體的位元線或其他位元線結構，以傳送電壓至各自的電極。偏壓耦接至位于電極203與電極205的摻雜區，以回應施加于閘極201、209的控制電壓SLG1、SLG2。閘介電層207配置于電極202、203之間的通道區之上，其中閘介電層207例如為單層的二氧化硅層。同樣地，閘介電層208配置于電極205、206之間的通道區之上。
圖19繪示為傳導源極偏壓與汲極偏壓至半導體主體的電路系統的另一實施例。在此實施例中，第一選擇閘極210與第二選擇閘極211分別配置于半導體主體與閘介電層214、215之上。第一選擇閘極210與第二選擇閘極211分別配置于電極212、213之間的閘極列的相對二端，且連續的通道區位于多重閘極記憶胞中的電荷儲存區之下。圖19與圖18的差異在于省略了位于電極203與電極205的摻雜區。藉由在第一選擇閘極210與第二選擇閘極211之下產生反轉區，通過位于電極212與電極213的摻雜區來施加偏壓，以將電壓自電極212、213傳導至位于多重閘極記憶胞中的電荷儲存區之下連續的通道區。
圖20繪示為傳導源極偏壓與汲極偏壓至半導體主體的電路系統的另一實施例。圖20與圖19的差異在于電荷儲存結構延伸至第一選擇閘極210與第二選擇閘極211之下，其中電荷儲存結構包括頂介電層105、電荷捕捉層106與底介電層107。
圖21繪示為傳導源極偏壓與汲極偏壓至半導體主體的電路系統的另一實施例。圖20與圖10的差異在于電荷儲存結構延伸至位于摻雜區電極101與電極102之上，其中電荷儲存結構包括頂介電層105、電荷捕捉層106與底介電層107。
圖22與圖23繪示為重閘極記憶胞的實施例，其中每隔一個閘極便配置于儲存區域上并作為控制閘極，以讀取或寫入資料。在此二個實施例中，選擇閘極配置于每一個控制閘極之間。在如圖22與圖23所示的實施例中，較佳的是在多重閘極記憶胞中的閘極列包括奇數個閘極。因此，記憶胞列中的最終閘極可以視為閘極N+1。在圖22中，偶數個閘極作為控制閘極以儲存資料。資料儲存結構在所有閘極之間可以是連續的，或是如圖所示分段的結構，而僅位于控制閘極之下來儲存資料。因此，為了控制多重閘極記憶胞的程式化與讀取，當閘極174-1、174-3、174-5～174-N+1作為選擇閘極以產生反轉區時，閘極173-2、173-4、173-6～173-N配置于電荷儲存區184-2、184-4、184-6～184-N。
在圖23中，奇數個閘極作為控制閘極以儲存資料。資料儲存結構在所有閘極之間可以是連續的，或是如圖所示分段的結構，而僅位于控制閘極之下來儲存資料。因此，為了控制多重閘極記憶胞的程式化與讀取，當閘極174-2、174-4、174-6～174-N作為選擇閘極以產生反轉區時，閘極173-1、173-3、173-5～173-N+1配置于電荷儲存區184-1、184-3、184-5～184-N+1。
圖24A至圖24F繪示為如圖10所示的多重閘極記憶胞之制作流程剖面圖。首先，請參照圖24A，提供半導體基底300，基底300例如為p型硅基底或其他半導體基底。在本發明的實施例中，基底300利用所謂的三井(triple-well)技術來隔離，其中基底300包括埋在n型區域中的p型區域，而n型區域埋在p型區域中。在即將形成多重閘極記憶胞的基底區域中，形成底氧化層301、電荷捕捉層302與頂氧化層303。上述膜層可以利用各種熟知的技術來形成，包括熱氧化法、化學氣相沈積法、電漿增強型化學氣相沈積法、高密度電漿化學沈積法、原子層沈積法或其他熟知的和新興的技術。
接著，請參照圖24B，在形成底氧化層301、電荷捕捉層302與頂氧化層303之后，在即將形成多重閘極記憶胞的基底上的區域形成一層多晶硅層304或其他導電閘極材料。多晶硅層304可以利用各種熟知的技術來形成。
然后，請參照圖24C，將多晶硅層304進行圖案化蝕刻，以形成閘電極304X。在一些實施例中，閘電極304X作為字元線結構，以朝圖示面的方向，向內平行延伸橫越形成記憶胞的區域。
接下來，請參照圖24D，以絕緣層305覆蓋多數個閘電極304X，包括覆蓋閘電極304X的側壁。絕緣層305的材質為絕緣材料，例如為二氧化硅、氮化硅或其他絕緣材料。絕緣層305覆蓋閘電極304X的側壁，與隔絕填入空隙中的閘極隔絕。在一實施例中，閘電極304X側壁上的絕緣層305的厚度小于100奈米。在實施例中具有一個最小的特征尺寸F，而上述厚度最好是小于0.1F。一般來說，絕緣層的厚度盡可能的小，實質上小于閘電極304X的長度。
再來，請參照圖24E，沈積第二多晶硅層，以于閘電極304X之間形成閘電極306X。形成第二多晶硅層的方法包括化學氣相沈積法或其他技術，可以有效地填滿空隙。如圖所示，閘電極306X具有與閘電極304X相同的高度。在其他實施例中，電極之間不一定具有相同的高度。在一些實施例中，平坦化的技術可以使用化學機械研磨技術。
如一般所知的，閘電極304X與閘電極306X可以包括以硅化物或金屬為材質的頂層，以增進導電性。
之后，請參照圖24F，將具有底氧化層301、電荷捕捉層302、頂氧化層303與多晶硅層的電荷儲存結構進行圖案化與蝕刻，以暴露出基底300中的離子植入區域。將n型摻雜物植入電極區域，以形成源極電極307與汲極電極308。經由圖24A至圖24F，完成與圖10所示相似的多重閘極記憶胞。同樣地，結構上的變化可以快速地以熟知的技術來完成。
圖25繪示為一實施例的處理步驟，其中在基底上源極電極307與汲極電極308的摻雜區域中，底氧化層301、電荷捕捉層302與頂氧化層303并未被移除。因此，植入步驟與圖24F不同，其必須穿過用來形成電荷捕捉結構的材料層。
圖26A至圖26D繪示為制作如圖22所示的多重閘極記憶胞的流程剖面圖。首先，與圖24A至圖24B相同，提供半導體基底300。在即將形成多重閘極記憶胞的基底區域中，形成底氧化層301、電荷捕捉層302與頂氧化層303。接著，請參照圖26A，完成具有儲存區域的記憶胞，此儲存區域位于記憶胞中偶數個閘極的下方。在圖26A至圖26D中，偶數個閘極下方的儲存區域的記憶胞。對圖24B中的結構進行圖案化與蝕刻，但與圖24C不同，并未以頂氧化層303作為蝕刻終止層。上述蝕刻制程穿過作為電荷儲存區的材料層(301、302、303)，而留下堆疊層351～356，其包括位于多晶硅控制閘極下方的電荷儲存區。在圖26的步驟中，形成隔離層340以隔離堆疊層351～356，且在間隙341～347中提供一層閘介電層。其中，隔離層340的材質例如為二氧化硅。在圖26C的步驟中，以多晶硅填滿間隙341～347。在圖26D的步驟中，植入源極349與汲極350以完成記憶胞。
圖27為依照本發明一實施例所繪示的集成電路的簡化方塊圖。集成電路450包括在半導體基底上以多重閘極形成的記憶陣列400，此記憶陣列400微小范圍的電荷捕捉記憶胞。列解碼器(row decoder)401耦接至多重閘極記憶胞的多數個字元線402以及耦接至選擇閘極線，并沿著記憶陣列400的列方向排列。行解碼器(column decoder)403耦接至沿著記憶陣列400的列方向排列的多數個位元線404，以傳送源極電壓與汲極電壓，以及自記憶陣列400中的多重閘極記憶胞讀取資料。藉由在匯流排405上提供位址(address)至行解碼器403與列解碼器401。在方塊406中的感測放大器(sense amplifiers)與資料輸入結構(data-in structure)經由資料匯流排407耦接至行解碼器403。從集成電路450上的輸入/輸出埠(input/outputport)或由其他資料來源內部或外部至集成電路450而來的資料，經由資料輸入線(data-in line)411提供至方塊406中的資料輸入結構。從方塊406中的感測放大器而來的資料，經由資料輸出線(data out line)412供應到集成電路450上的輸入/輸出埠，或供應到其他資料目的內部或外部至集成電路450。
在此例中，使用偏壓狀態機(bias arrangement state machine)來實行的控制器控制偏壓配置提供電壓(bias arrangement supply voltage)408的功能，例如讀取、程式化、抹除、抹除驗證與程式化驗證電壓。控制器可以使用熟知的特殊目的邏輯電路系統(special-purpose logiccircuitry)來實行。在另一實施例中，控制器包括一般目的的處理機(processor)，其可以實行在相同的集成電路上，執行電腦程式以控制元件的操作。在其他實施例中，利用結合特殊目的邏輯電路系統與一般目的的處理機，可以作為控制器。
圖28繪示為本發明一實施例，其中記憶胞具有501、502，且位于每一個控制閘極之下具有二個資料儲存區。記憶胞包括半導體基底500，半導體基底500具有作為記憶胞的源極與汲極的n型電極503、504。如圖所示，電荷儲存區具有4個位元，其中位元1-1與位元1-2位于控制閘極501之下，而位元2-1與位元2-2位于控制閘極502之下。偏壓Vg1與Vg2分別施加至控制閘極501、502。在一些實施例中，記憶胞中的每一個閘極之下的每一個資料儲存區可以儲存超過1位元。依據記憶胞中電極作為源極的功能或汲極的功能，施加偏壓Vs至電極503、504其中之一，而偏壓Vd至電極503、504中的另一個。施加偏壓Vb至基底500。施加偏壓配置以在電荷儲存區域進行程式化、抹除與讀取資料。
圖29與圖30繪示為抹除于特定的閘極之下的儲存區域的可選擇的偏壓配置。在圖29的偏壓配置中，藉由施加約8V的正的閘極電壓Vg1至控制閘極501，施加約0V至控制閘極502，以及施加約-10V至源極電極503、汲極電極504與基底500，在基底500與控制閘極501之下的電荷捕捉區之間產生FN穿遂(符號505所表示)。FN穿遂使得記憶胞的臨界電壓增加，而建立了高的臨界電壓抹除狀態。在圖30的偏壓配置中，當源極電極503與汲極電極504浮接時，藉由施加約-8V的負的閘極電壓Vg1至至控制閘極501，施加約0V至控制閘極502，以及施加約10V至基底500，在控制閘極501與控制閘極501之下的電荷捕捉區之間產生FN穿遂(符號506所表示)。FN穿遂使得記憶胞的臨界電壓增加，而建立了高的臨界電壓抹除狀態。
圖31至圖34繪示為基于熱電洞注入，對記憶胞中每一個閘極下的二個電荷儲存區進行程式化的偏壓配置，其適于將如圖29與圖30中的抹除偏壓配置結合使用。如圖31所示，藉由使用如圖所示的偏壓配置的熱電洞注入，可以將位元1-1程式化，其中控制閘極501接收Vg1＝-5V，控制閘極502接收Vg2＝+10V，電極503接收Vs＝+5V，電極504接收Vd＝0V，而基底接收Vb＝0V。此偏壓配置于控制閘極502下方引起反轉區510，而在控制閘極502上導致相對高的電壓。另外，在通道區中鄰近n+植入區所引起的熱電洞，以符號511表示，注入電荷儲存結構，置換電子并對于位元1-1在電荷儲存區中降低記憶胞的臨界電壓。其中，n+植入區作為電極503之用。
如圖32所示，藉由使用如圖所示的偏壓配置的熱電洞注入，可以將位元1-2程式化，其中控制閘極501接收Vg1＝-5V，控制閘極502接收Vg2＝+10V，電極503接收Vs＝0V，電極504接收Vd＝+5V，而基底接收Vb＝0V。此偏壓配置于控制閘極502下方引起反轉區512，而在控制閘極502上導致相對高的電壓。另外，在通道區中鄰近反轉區512所引起的熱電洞，以符號513表示，注入電荷儲存結構，置換電子并對于位元1-2在電荷儲存區中降低記憶胞的臨界電壓。
如圖33所示，藉由使用如圖所示的偏壓配置的熱電洞注入，可以將位元2-1程式化，其中控制閘極501接收Vg1＝+10V，控制閘極502接收Vg2＝-5V，電極503接收Vs＝+5V，電極504接收Vd＝0V，而基底接收Vb＝0V。此偏壓配置于控制閘極501下方引起反轉區514，而在控制閘極501上導致相對高的電壓。另外，在通道區中鄰近反轉區514所引起的熱電洞，以符號515表示，注入電荷儲存結構，置換電子并對于位元2-1在電荷儲存區中降低記憶胞的臨界電壓。
如圖34所示，藉由使用如圖所示的偏壓配置的熱電洞注入，可以將位元2-2程式化，其中控制閘極501接收Vg1＝+10V，控制閘極502接收Vg2＝-5V，電極503接收Vs＝0V，電極504接收Vd＝+5V，而基底接收Vb＝0V。此偏壓配置于控制閘極501下方引起反轉區516，而在控制閘極501上導致相對高的電壓。另外，在通道區中鄰近n+植入區所引起的熱電洞，以符號517表示，注入電荷儲存結構，置換電子并對于位元2-2在電荷儲存區中降低記憶胞的臨界電壓。其中，n+植入區作為電極504之用。
圖35至圖38繪示為對記憶胞中每一個閘極下的二個電荷儲存區進行讀取的偏壓配置，其適于將如圖29與圖30中的抹除偏壓配置以及如圖31至圖34中的程式化偏壓配置結合使用。如圖35所示，使用如圖所示的反轉讀取偏壓配置可以讀取位元1-1，其中控制閘極501接收Vg1＝2V，控制閘極502接收Vg2＝+10V，電極503接收Vs＝0V，電極504接收Vd＝+2V，而基底接收Vb＝0V。此偏壓配置于控制閘極502下方引起反轉區510，而在控制閘極502上導致相對高的電壓。對于反轉讀取偏壓配置，儲存在位元1-1的區域中的電荷，記憶胞的臨界偏壓是固定的。假如在位元1-1的電荷儲存區域被抹除而建立高的臨界電壓狀態，則在讀取偏壓配置之下沒有電流流通。可選擇地，假如在位元1-1的電荷儲存區域被程式化而建立低的臨界電壓狀態，在讀取偏壓配置之下則會有電流流通記憶胞的通道。
如圖36所示，使用如圖所示的反轉讀取偏壓配置可以讀取位元1-2，其中控制閘極501接收Vg1＝+2V，控制閘極502接收Vg2＝+10V，電極503接收Vs＝+2V，電極504接收Vd＝0V，而基底接收Vb＝0V。此偏壓配置于控制閘極502下方引起反轉區512，而在控制閘極502上導致相對高的電壓。假如在位元1-2的電荷儲存區域被抹除而建立高的臨界電壓狀態，則在讀取偏壓配置之下沒有電流流通。可選擇地，假如在位元1-2的電荷儲存區域被程式化而建立低的臨界電壓狀態，在讀取偏壓配置之下則會有電流流通記憶胞的通道。
如圖37所示，使用如圖所示的反轉讀取偏壓配置可以讀取位元2-1，其中控制閘極501接收Vg1＝+10V，控制閘極502接收Vg2＝+2V，電極503接收Vs＝0V，電極504接收Vd＝+2V，而基底接收Vb＝0V。此偏壓配置于控制閘極501下方引起反轉區514，而在控制閘極501上導致相對高的電壓。假如在位元2-1的電荷儲存區域被抹除而建立高的臨界電壓狀態，則在讀取偏壓配置之下沒有電流流通。可選擇地，假如在位元2-1的電荷儲存區域被程式化而建立低的臨界電壓狀態，在讀取偏壓配置之下則會有電流流通記憶胞的通道。
如圖38所示，使用如圖所示的反轉讀取偏壓配置可以讀取位元2-2，其中控制閘極501接收Vg1＝+10V，控制閘極502接收Vg2＝+2V，電極503接收Vs＝+2V，電極504接收Vd＝0V，而基底接收Vb＝0V。此偏壓配置于控制閘極501下方引起反轉區516，而在控制閘極501上導致相對高的電壓。假如在位元2-2的電荷儲存區域被抹除而建立高的臨界電壓狀態，則在讀取偏壓配置之下沒有電流流通。可選擇地，假如在位元2-2的電荷儲存區域被程式化而建立低的臨界電壓狀態，在讀取偏壓配置之下則會有電流流通記憶胞的通道。
圖28的記憶胞結構具有二個閘極，且每一個閘極與二個儲存區域聯系，此種記憶胞結構延伸出圖39中的一實施例，其具有N個閘極，且N大于2。圖39中的多重閘極記憶胞形成在具有p型摻雜物的半導體主體600中。N-型電極601、602做為多重閘極記憶胞的源極和汲極。電荷儲存結構包括位于電極601、602之間的連續的通道區上的頂介電層605、電荷捕捉層606與底介電層607。控制閘極603-1～603-N位于電荷儲存結構與通道區上。依照圖示的實施例，每一個控制閘極603-1～603-N與二個電荷儲存區聯系。因此，如圖所示，電荷儲存區604-1-1、604-1-2與控制閘極603-1聯系。電荷儲存區604-2-1、604-2-2與控制閘極603-2聯系。電荷儲存區604-3-1、604-3-2與控制閘極603-3聯系。電荷儲存區604-4-1、604-4-2與控制閘極603-4聯系。電荷儲存區604-5-1、604-5-2與控制閘極603-5聯系。電荷儲存區604-6-1、604-6-2與控制閘極603-6聯系。電荷儲存區604-(N-1)-1、604-(N-1)-2與控制閘極603-(N-1)聯系。電荷儲存區604-N-1、604-N-2與控制閘極603-N聯系。電路系統與記憶胞聯系來提供偏壓，以程式化、抹除與讀取儲存在電荷儲存區中的資料。偏壓包括分別施加在控制閘極603-1～603-N上的Vg1～VgN。偏壓包括施加至電極601的Vs與施加至電極602的Vd。最后，偏壓包括施加至半導體主體600的Vb。半導體主體600包括在上述一些實施例中的絕緣區，其位于大的半導體基底中。
圖40至圖45繪示為用來抹除、程式化與讀取中的記憶胞的典型的偏壓配置。
圖40與圖41繪示為可供選擇的偏壓配置。在圖40中，使用正的閘極電壓FN穿遂偏壓配置抹除在多重閘極記憶胞中位于選擇閘極之下的電荷儲存區。因此，依照圖40中的偏壓配置，施加約+8V的Vg1、Vg3、Vg4、Vg6、Vg(N-1)與VgN以及0V的Vg2、Vg5與-10V的Vd與Vb抹除選定的控制閘極603-1、603-3、603-4、603-6、603-N-1與603-N。此偏壓配置引起電子從基底穿遂至電荷儲存結構，如位于選定的控制閘極603-1、603-3、603-4、603-6、603-N-1與603-N下方的符號610-1、610-3、610-4、610-6、610-N-1與610-N所示。對于與每一個選定的控制閘極聯系的儲存區域，電子穿遂使得臨界電壓增加至目標的抹除臨界電壓。未選定的控制閘極603-2、603-5接收約0V的閘極電壓，其不足以引起足夠嚴重干擾先前在未選定的記憶胞中建立的臨界電壓狀態的電子穿遂。
圖41繪示為負的閘極電壓FN穿遂偏壓配置。依照圖41中的偏壓配置，施加約-8V的Vg1、Vg3、Vg4、Vg6、Vg(N-1)與VgN以及0V的Vg2、Vg5與+10V的Vd與Vb抹除選定的控制閘極603-1、603-3、603-4、603-6、603-N-1與603-N。此偏壓配置引起電子從控制閘極603-1、603-3、603-4、603-6、603-N-1與603-N穿遂至電荷儲存結構，如符號611-1、611-3、611-4、611-6、611-N-1與611-N所示。對于與每一個選定的控制閘極聯系的儲存區域，電子穿遂使得臨界電壓增加至目標抹除臨界電壓。未選定的控制閘極603-2、603-5接收約0V的閘極電壓，其不足以引起足夠嚴重干擾先前在未選定的記憶胞中建立的臨界電壓狀態的電子穿遂。
圖42與圖43繪示為對于圖39中的記憶胞引起的熱電洞注入，以帶對帶穿遂(band-to-band tunnelin)進行左側與右側程式化。使用圖42中的偏壓配置對左側的儲存區域進行程式化，此左側的儲存區域例如是閘極603-5下方的電荷儲存區604-5-1。依照圖42中的偏壓配置，未選定的控制閘極603-1～603-4與603-6～603-N接收例如約+10V的高電壓，而選定的控制閘極603-5接收約-5V的Vg5。電極601接收約+5V的Vs，而電極602接收約0V的Vd。同樣地，基底接收約0V的Vb。在未選定的控制閘極上的相對高的電壓產生反轉區615、616，其中反轉區615、616耦接電極601、602至控制閘極603-5下方的通道區。引起的熱電洞的帶對帶穿遂在控制閘極603-5下方的反轉區615的邊緣被引起，并注入電荷儲存區604-5-1，足夠降低與選定的控制閘極603-5聯系的左側儲存區域的臨界電壓至目標的程式化狀態，此帶對帶穿遂以符號617表示。
圖43繪示為對與選定的閘極聯系的右側儲存區域進行程式化的偏壓配置。使用圖43中的偏壓配置對右側的儲存區域進行程式化，此右側的儲存區域例如是閘極603-3下方的電荷儲存區604-3-2。依照圖43中的偏壓配置，未選定的控制閘極603-1～603-2與603-4～603-N接收例如約+10V的高電壓，而選定的控制閘極603-3接收約-SV的Vg5。電極601接收約0V的Vs，而電極602接收約+5V的Vd。同樣地，基底接收約0V的Vb。在未選定的控制閘極上的相對高的電壓產生反轉區625、626，其中反轉區625、626耦接電極601、602至控制閘極603-3下方的通道區。引起的熱電洞的帶對帶穿遂在控制閘極603-3下方的反轉區626的邊緣被引起，并注入電荷儲存區604-3-2，足夠降低與選定的控制閘極603-3聯系的左側儲存區域的臨界電壓至目標的程式化狀態，此帶對帶穿遂以符號627表示。
圖44與圖45繪示為對于圖39的記憶胞的左側與右側的反轉讀取偏壓配置。使用圖44中的偏壓配置對左側的儲存區域進行讀取，此左側的儲存區域例如是控制閘極603-5下方的電荷儲存區604-5-1。依照圖44中的偏壓配置，未選定的控制閘極603-1～603-4與603-6～603-N接收例如約+10V的高電壓，而選定的控制閘極603-5接收約+2V的Vg5。電極601接收約0V的Vs，而電極602接收約+2V的Vd。同樣地，基底接收約0V的Vb。在未選定的控制閘極上的相對高的電壓產生反轉區635、636，其中反轉區635、636耦接電極601、602至控制閘極603-5下方的通道區。假如電荷儲存區604-5-1具有高的臨界電壓狀態(抹除)，則電流被封鎖在電極601、602之間。可選擇地，假如電荷儲存區604-5-1具有低的臨界電壓狀態(程式化)，則在電極601、602之間引起電流。此電流可以被偵測來表示資料儲存在電荷儲存區604-5-1中。
使用圖45中的偏壓配置對右側的儲存區域進行讀取，此右側的儲存區域例如是控制閘極603-3下方的電荷儲存區604-3-2。依照圖45中的偏壓配置，未選定的控制閘極603-1、603-2與603-4～603-N接收例如約+10V的高電壓，而選定的控制閘極603-3接收約+2V的Vg5。電極601接收約+2V的Vs，而電極602接收約0V的Vd。同樣地，基底接收約0V的Vb。在未選定的控制閘極上的相對高的電壓產生反轉區645、646，其中反轉區645、646耦接電極601、602至控制閘極603-3下方的通道區。假如電荷儲存區604-3-2具有高的臨界電壓狀態(抹除)，則電流被封鎖在電極601、602之間。可選擇地，假如電荷儲存區604-3-2具有低的臨界電壓狀態(程式化)，則在電極601、602之間引起電流。此電流可以被偵測來表示資料儲存在電荷儲存區604-3-2中。
圖46至圖51繪示為多重閘極記憶體的陣列布局的典型的實施例，其使用圖11中的符號。圖示的陣列布局可以使用在每一個記憶胞單獨一個以及每一個記憶胞多個位元的實施例，如之前所述，包括在與每一個控制閘極聯系的每一個儲存區域中儲存超過一位元的實施例。
圖46繪示為第一布局實施例，其中多重閘極記憶胞700～706具有圖18所示的結構，而多重閘極記憶胞700～706隨著位元線BLN-3～BLN+3布局。平行排列字元線以傳送偏壓Vg1～VgN至多重閘極記憶胞中相關的閘極。位元線BLN-3～BLN+3被排列來傳送偏壓Vs與偏壓Vd其中之一，分別穿過選擇閘極710～716至多重閘極記憶胞700～706的下部電極。選擇閘極710～716耦接至與字元線平行排列的偏壓線，且運載控制訊號SLG2。另外，位元線BLN-3至位元線BLN+3排列來傳送偏壓Vs與偏壓Vd中的另一個，分別穿過選擇閘極720～726至多重閘極記憶胞700～706的至上部電極。選擇閘極720～726耦接至與字元線平行排列的偏壓線，且運載控制訊號SLG1。位元線BLN-3～BLN+3一般在集成電路上使用金屬層來實施，并使用如接觸窗開口718、728耦接至選擇閘極710～716或選擇閘極720～726的源極電極或汲極電極。在圖示的陣列布局中，多重閘極記憶胞706分別通過選擇閘極716、726與位元線BLN+3、BLN+2耦接。多重閘極記憶胞705分別通過選擇閘極715、725與位元線BLN+1、BLN+2耦接。多重閘極記憶胞704分別通過選擇閘極714、724與位元線BLN+1、BLN耦接。多重閘極記憶胞703分別通過選擇閘極713、723與位元線BLN-1、BLN耦接。多重閘極記憶胞702分別通過選擇閘極712、722與位元線BLN-1、BLN-2耦接。多重閘極記憶胞701分別通過選擇閘極711、721與位元線BLN-3、BLN-2耦接。多重閘極記憶胞700分別通過選擇閘極710、720與位元線BLN-3、BLN-4(未繪示)耦接。在圖46的實施例中，多重閘極記憶胞被平行排列，且以二個選擇閘極來控制陣列中單獨的多重閘極記憶胞與位元線的連接。二個相鄰的平行記憶胞的源極耦接在一起，且耦接至單獨的位元線。同樣地，二個相鄰的平行記憶胞的汲極耦接在一起，且耦接至單獨的位元線。
圖47繪示為可選擇的布局實施例，其中多重閘極記憶胞700～706具有圖18所示的結構，而多重閘極記憶胞700～706隨著位元線BLN-3至位元線BLN+3布局。平行排列字元線以傳送偏壓Vg1～VgN至多重閘極記憶胞中相關的閘極。位元線BLN-3～BLN+3被排列來傳送偏壓Vs與偏壓Vd其中之一，分別穿過選擇閘極720～726至多重閘極記憶胞700～706的上部電極。另外，以埋藏的摻雜區或金屬層形成的水平源極線719被排列來傳送偏壓Vs，分別穿過選擇閘極710～716至多重閘極記憶胞700～706的下部電極。選擇閘極710～716耦接至與字元線平行排列的偏壓線，且運載控制訊號SLG2。位元線BLN-3～BLN+3一般在集成電路上使用金屬層來實施，并使用如接觸窗開口728耦接至選擇閘極720～726的汲極電極。在圖示的陣列布局中，多重閘極記憶胞706分別通過選擇閘極716、726與位元線BLN+3、源極線719耦接。多重閘極記憶胞705通過選擇閘極725分別與位元線BLN+2、源極線719耦接。多重閘極記憶胞704通過選擇閘極724分別與位元線BLN+1、源極線719耦接。多重閘極記憶胞703通過選擇閘極723分別與位元線BLN、源極線719耦接。多重閘極記憶胞702分別通過選擇閘極722與位元線BLN-1、源極線719耦接。多重閘極記憶胞701分別通過選擇閘極721與位元線BLN-2、源極線719耦接。多重閘極記憶胞700分別通過選擇閘極720與位元線BLN-3、源極線719耦接。在圖47的實施例中，在此區中全部的平行記憶胞的源極耦接在一起，且耦接至與位元線方向垂直的水平源極線。每一個多重閘極記憶胞的汲極耦接至單獨的位元線，而不與鄰近的位元線共用。
圖48繪示為另一個布局實施例，其與圖46中的布局相似。排列選擇閘極720～726與710～716，藉由一次僅有一個多重閘極記憶胞連接至一條位元線，以提供解碼功能。特別的是，選擇閘極721、723與725的閘極電極耦接至控制訊號SLG1，而選擇閘極720、722、724與726的閘極電極耦接至控制訊號SLG2。同樣地，選擇閘極711、713與715的閘極電極耦接至控制訊號SLG4，而選擇閘極710、712、714與716的閘極電極耦接至控制訊號SLG3。除此之外的配置皆與圖46所述相似。在圖48的實施例中，藉由二個選擇閘極來控制位元線的連接至單獨的多重閘極記憶胞。二個相鄰的平行記憶胞的源極耦接在一起，且耦接至單獨的位元線。同樣地，二個相鄰的平行記憶胞的汲極耦接在一起，且耦接至單獨的位元線。選擇閘極是用來控制鄰近的平行記憶胞在同一時間內不會連接至共用的位元線。
圖49繪示為第三布局實施例，其中多重閘極記憶胞740～746具有圖20所示的結構，而多重閘極記憶胞740～746隨著位元線BLN-3至位元線BLN+3布局。平行排列字元線以傳送偏壓Vg1～VgN至多重閘極記憶胞中相關的閘極。位元線BLN-3～BLN+3被排列來分別傳送偏壓Vs與偏壓Vd其中之一至多重閘極記憶胞740～746的上部電極。多重閘極記憶胞中的上部控制閘極750～756耦接至與字元線平行排列的偏壓線，且運載控制訊號SLG1。另外，位元線BLN-3～BLN+3排列來分別傳送偏壓Vs與偏壓Vd中的另一個至多重閘極記憶胞740～746的至下部電極。下部控制閘極760～766耦接至與字元線平行排列的偏壓線，且運載控制訊號SLG2。位元線BLN-3～BLN+3一般在集成電路上使用金屬層來實施，并使用如接觸窗開口748、749耦接至選擇閘極710～716或選擇閘極720～726的源極電極或汲極電極。在圖示的陣列布局中，多重閘極記憶胞746分別耦接至位元線BLN+3、BLN+2，以回應在多重閘極記憶胞746的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞745分別耦接至位元線BLN+1、BLN+2，以回應在多重閘極記憶胞745的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞744分別耦接至位元線BLN+1、BLN，以回應在多重閘極記憶胞744的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞743分別耦接至位元線BLN-1、BLN，以回應在多重閘極記憶胞743的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞742分別耦接至位元線BLN-1、BLN-2，以回應在多重閘極記憶胞742的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞741分別耦接至位元線BLN-3、BLN-2，以回應在多重閘極記憶胞741的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞740分別耦接至位元線BLN-3、BLN-4(未繪示)，以回應在多重閘極記憶胞740的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。操作每一個記憶胞中的上部控制閘極與下部控制閘極來維持與其聯系的儲存區域在低的臨界電壓狀態，允許每一個記憶胞中的上部控制閘極與下部控制閘極可以代替如圖46的陣列實施例中的選擇閘極710～716與720～726。在圖49的實施例中，多重閘極記憶胞被平行排列，且以二個選擇閘極來控制陣列中單獨的多重閘極記憶胞與位元線的連接。二個相鄰的平行記憶胞的源極耦接在一起，且耦接至單獨的位元線。同樣地，二個相鄰的平行記憶胞的汲極耦接在一起，且耦接至單獨的位元線。
圖50繪示為第四布局實施例，其中多重閘極記憶胞740～746具有圖20所示的結構，而多重閘極記憶胞740～746隨著位元線BLN-3～BLN+3布局。平行排列字元線以傳送偏壓Vg1～VgN至多重閘極記憶胞中相關的閘極。位元線BLN-3～BLN+3被排列來分別傳送偏壓Vd至多重閘極記憶胞740～746的上部電極。多重閘極記憶胞中的上部控制閘極750～756耦接至與字元線平行排列的偏壓線，且運載控制訊號SLG1。另外，以埋藏的摻雜區或金屬層形成的水平源極線769被排列來傳送偏壓Vs至多重閘極記憶胞740～746的下部電極。下部控制閘極760～766耦接至與字元線平行排列的偏壓線，且運載控制訊號SLG2。位元線BLN-3～BLN+3一般在集成電路上使用金屬層來實施，并使用如接觸窗開口758耦接至多重閘極記憶胞的汲極電極。在圖示的陣列布局中，多重閘極記憶胞746分別耦接至位元線BLN+3與源極線769，以回應在多重閘極記憶胞746的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞745分別耦接至位元線BLN+2與源極線769，以回應在多重閘極記憶胞745的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞744分別耦接至位元線BLN+1與源極線769，以回應在多重閘極記憶胞744的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞743分別耦接至位元線BLN與源極線769，以回應在多重閘極記憶胞743的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞742分別耦接至位元線BLN-1與源極線769，以回應在多重閘極記憶胞742的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞741分別耦接至位元線BLN-2與源極線769，以回應在多重閘極記憶胞741的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。多重閘極記憶胞740分別耦接至位元線BLN-3與源極線769，以回應在多重閘極記憶胞740的上部控制閘極與下部控制閘極上的訊號SLG1、SLG2。操作每一個記憶胞中的上部控制閘極與下部控制閘極來維持與其聯系的儲存區域在低的臨界電壓狀態，允許每一個記憶胞中的上部控制閘極與下部控制閘極可以代替如圖47的陣列實施例中的選擇閘極710～716與720～726。在圖50的實施例中，在此區中全部的平行記憶胞的源極耦接在一起，且耦接至與位元線方向垂直的水平源極線。每一個多重閘極記憶胞的汲極耦接至單獨的位元線，而不與鄰近的位元線共用。
圖51繪示為記憶體區塊的布局，此記憶體區塊包括多重閘極記憶胞的多個區段，這些區段與圖46中的區段相似。此種布局也可以利用在圖47至圖50的區段結構。在圖51中，繪示出第一區段800與第二區段801。第一區段800與第二區段801共用位此二區段之間的在接觸窗802、803、804與805。第一區段800與位于其上的區段共用接觸窗806、807與808，此二區段具有相同的布局。同樣地，第二區段801與位于其上的區段共用接觸窗809、810與811，此二區段具有相同的布局。重復上述區段以形成一記憶體區塊，且重復這些區塊以在集成電路上形成一個大的陣列。在可選擇的實施例中，第一區段800與第二區段801可在共用的接觸窗周圍以鏡像方式配置。陣列可以利用在如圖27所示的高密度的記憶體元件中，此陣列包括如圖51所示的多數個記憶體區塊。
在圖46至圖48與圖51的實施例中，雖然在每一個選擇閘極對之間僅有一個多重閘極記憶胞，但其他實施例包括在每一個選擇閘極對之間超過一個多重閘極記憶胞。同樣地，圖48與圖49繪示在連接至位元線的接觸窗之間或在連接至水平源極線中的位元線的接觸窗之間，在記憶胞列中具有單獨多重閘極記憶胞的陣列。在其他實施例中，在記憶胞列中可以有多個多重閘極記憶胞，以記憶胞列中上部多重閘極記憶胞的上部閘極作為上部選擇閘極，且以記憶胞列中下部多重閘極記憶胞的下部閘極作為下部選擇閘極。
以上所述的技術提供每一個記憶胞可以儲存多個位元的高密度的記憶體，其可以使用間單的制成來制造。此外，程式化與抹除的操作可以利用低功率來實行。
雖然本發明已以實施例揭露如上，然其并非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此本發明的保護范圍當視后附的申請專利范圍所界定者為準。
權利要求
1.一種集成電路記憶體元件，其特征在于其包括一陣列，由多數個多重閘極記憶胞組成，該陣列包括該些多重閘極記憶胞的多數個行與至少一列，其中該陣列中的該些多重閘極記憶胞分別包括一半導體主體、多數個閘極、一電荷儲存結構與連續的一閘極通道區，其中該些閘極串聯排列于該半導體主體上并形成一閘極列，該些閘極包括該閘極列中的一第一閘極與一最終閘極，而該電荷儲存結構包括一電荷捕捉區域，該電荷捕捉區域位于該閘極列中超過一個的該些閘極下方，而該閘極通道區位于該半導體主體中的閘極列中該些閘極下方；多數個字元線，在至少一該列中耦接至該些多重閘極記憶胞的該些閘極，多數個位元線，與該些字元線垂直排列，在該些行中之一或更多中，該些位元線排列以連接至該些多重閘極記憶胞；多數個選擇閘極，在至少一該列中該些選擇閘極排列以連接個別的該些重閘極記憶胞至該些位元線中之一相關位元線，以回應一選擇閘極控制訊號；一選擇線，在至少一該列中耦接至該些選擇閘極，以提供該選擇閘極控制訊號；以及一控制器，控制該些位元線、該些字元線與該選擇線，以傳導閘極偏壓與及汲極偏壓至該陣列中的該些多重閘極記憶胞，且在至少一該列中傳導閘極偏壓至該些多重閘極記憶胞中的該些閘極，以提供該選擇閘極控制訊號。
2.根據權利要求1所述的集成電路記憶體元件，其特征在于其中所述的陣列中的該些多重閘極記憶胞分別包括在該半導體主體中的一第一電極區域與一第二電極區域，該第一電極區域與該第二電極區域分別鄰近在該閘極列中的該第一閘極與該最終閘極，且該些選擇閘極排列以連接該些位元線至該第一電極區域，且該陣列中的該些多重閘極記憶胞分別包括多數個第二選擇閘極，該些第二選擇閘極排列以連接該些位元線至該第二電極區域，以回應一第二選擇閘極控制訊號。
3.根據權利要求1所述的集成電路記憶體元件，其特征在于其中所述的陣列中的該些多重閘極記憶胞分別包括在該半導體主體中的一第一電極區域與一第二電極區域，該第一電極區域與該第二電極區域在該閘極列中分別鄰近該第一閘極與該最終閘極，且該些選擇閘極排列以連接該些位元線至該第一電極區域，且該陣列中的該些多重閘極記憶胞分別包括多數個第二選擇閘極，該些第二選擇閘極排列以連接一導體，該導體提供一源極偏壓或一汲極偏壓至該第二電極區域，以回應一第二選擇閘極控制訊號。
4.根據權利要求3所述的集成電路記憶體元件，其特征在于其中所述的導體沿著該陣列中的該些多重閘極記憶胞的一相關列排列，且該相關列中的該些多重閘極記憶胞共用該導體。
5.根據權利要求1所述的集成電路記憶體元件，其特征在于其中位于該陣列中一特定的多重閘極記憶胞中的該閘極列中的該些閘極具有一個別的閘極長度，且沿著連續的該多重閘極通道區的一方向以一距離相互隔離，該距離實質上小于該個別的閘極長度。
6.根據權利要求1所述的集成電路記憶體元件，其特征在于其中對于相關的該些多重閘極記憶胞的該些選擇閘極包括該閘極列中的該第一閘極，該些閘極位于該多重閘極通道區之上。
7.根據權利要求1所述的集成電路記憶體元件，其特征在于其中所述的陣列中的該些多重閘極記憶胞分別包括該半導體主體中的多數個第一電極區域與多數個第二電極區域，該些第一電極區域與該些第二電極區域分別鄰近該閘極列中的該第一閘極與該最終閘極且該些選擇閘極排列以連接該些位元線至該些第一電極區域，其中對于相關的該些多重閘極記憶胞的該些選擇閘極包括在相關的該些閘極列中的該些第一閘極，該些閘極列位于相關的該些多重閘極記憶胞的該些多重閘極通道區之上；以及該陣列中的該些多重閘極記憶胞包括多數個第二選擇閘極，該些第二選擇閘極排列以連接一導體，該導體提供一源極偏壓或一汲極偏壓至該第二電極區域，以回應一第二選擇閘極控制訊號，其中對于相關的該些多重閘極記憶胞的該些第二選擇閘極包括在相關的該些閘極列中的該些最終閘極，該些閘極列位于相關的該些多重閘極記憶胞的該些多重閘極通道區之上。
8.根據權利要求7所述的集成電路記憶體元件，其特征在于其中所述的導體包括該些位元線中之一位元線。
9.根據權利要求7所述的集成電路記憶體元件，其特征在于其中所述的導體沿著該陣列中的該些多重閘極記憶胞之一相關列排列，且該相關列中的該些多重閘極記憶胞共用該導體。
10.根據權利要求1所述的集成電路記憶體元件，其特征在于其中所述的陣列中的該些多重閘極記憶胞分別包括在該半導體主體中之一第一電極區域與一第二電極區域，該第一電極區域與該第二電極區域分別鄰近在該閘極列中的該第一閘極與該最終閘極，且該些選擇閘極排列以連接該些位元線至該第一電極區域；其中對于鄰近的該些行中的該些多重閘極記憶胞，該些選擇閘極中的二閘極排列以連接至該些位元線中的一位元線。
11.根據權利要求10所述的集成電路記憶體元件，其特征在于其更包括一第二選擇線，以提供一第二選擇閘極控制訊號，其中對于鄰近的該些行中的該些多重閘極記憶胞，排列以連接至一位元線的該二閘極其中之一耦接至該第二選擇線，且回應該第二選擇閘極控制訊號。
12.根據權利要求1所述的集成電路記憶體元件，其特征在于其中所述的電荷儲存結構包括一堆疊介電層、一電荷捕捉介電層與一頂介電層，其中該堆疊介電包括一底介電層。
13.根據權利要求1所述的集成電路記憶體元件，其特征在于其中所述的電荷儲存結構包括一堆疊介電層、一電荷捕捉介電層與一頂介電層，其中該堆疊介電包括一底介電層，且其中該電荷捕捉介電層由氮化硅所組成。
14.根據權利要求1所述的集成電路記憶體元件，其特征在于其中所述的閘極列包括超過二個閘極，且該電荷儲存結構包括多數個電荷捕捉區，位于該閘極列中超過二個閘極下方。
15.根據權利要求1所述的集成電路記憶體元件，其特征在于其中所述的控制器實施一程式化步驟、一抹除步驟與一讀取步驟。
16.根據權利要求1所述的集成電路記憶體元件，其特征在于其中所述的陣列包括該些多重閘極記憶胞的多數行。
17.一種集成電路記憶體元件，其特征在于其包括一陣列，由多數個重閘極記憶胞組成，該陣列包括該些多數個多重閘極記憶胞的多數個區段、多數個行與多數個列，其中該些區段中的每一區段包括在該些列的至少一列中的該些多重閘極記憶胞；該陣列中該些多重閘極記憶胞分別包括一半導體主體、多數個閘極、一電荷儲存結構與連續的一閘極通道區，其中該些閘極串聯排列于該半導體主體上并形成一閘極列，該些閘極包括該閘極列中的一第一閘極與一最終閘極，而該電荷儲存結構包括一電荷捕捉區域，該電荷捕捉區域位于該閘極列中超過一個之該些閘極下方，而該閘極通道區位于該半導體主體中的閘極列中該些閘極下方；多數個字元線，包括該些字元線的多數個字元線組，其中該些字元線組中的每一該些字元線組耦接至在該些列之一相關列中的該些多重閘極記憶胞；多數個區段選擇線，沿該些字元線排列，該些區段選擇線包括關于每一該些區段的至少一區段選擇線；多數個位元線，垂直排列于該些字元線，該些位元線排列以連接至該些行之一或更多行中的該些多重閘極記憶胞；其中該些區段分別包括多數個選擇閘極該些選擇閘極排列以連接至在少一該列中個別之多重閘極記憶胞至該些位元線中之一相關的位元線，以回應一選擇閘極控制訊號，其中該些區段選擇線其中之一耦接至在相關該區段中至少一列中的該些選擇閘極，以提供該選擇閘極控制訊號；以及一控制器，控制該些位元線、該些字元線與該些選擇線，以傳導閘極偏壓與及汲極偏壓至該陣列中的該些多重閘極記憶胞，且在至少一該列中傳導閘極偏壓至該些多重閘極記憶胞中的該些閘極，以提供該些選擇閘極控制訊號。
18.根據權利要求17所述的集成電路記憶體元件，其特征在于其中所述的陣列中的該些多重閘極記憶胞分別包括在該半導體主體中之一第一電極區域與一第二電極區域，該第一電極區域與該第二電極區域分別鄰近在該閘極列中的該第一閘極與該最終閘極，且該些選擇閘極排列以連接該些位元線至該第一電極區域，該第一電極區域位于一相關的區段中的至少一該列中的該些多重閘極記憶胞中，且該陣列中的該些多重閘極記憶胞分別包括多數個第二選擇閘極，該些第二選擇閘極排列以連接該些位元線至該第二電極區域，以回應一第二選擇閘極控制訊號，該第二電極區域位于一相關的區段中的至少一該列中的該些多重閘極記憶胞中。
19.根據權利要求17所述的集成電路記憶體元件，其特征在于其中所述的陣列中的該些多重閘極記憶胞分別包括在該半導體主體中之一第一電極區域與一第二電極區域，該第一電極區域與該第二電極區域分別鄰近在該閘極列中的該第一閘極與該最終閘極，且該些選擇閘極排列以連接該些位元線至該第一電極區域，該第一電極區域位于一相關的區段中的至少一該列中的該些多重閘極記憶胞中，且該陣列中的該些多重閘極記憶胞分別包括多數個第二選擇閘極，該些第二選擇閘極排列以連接一導體，該導體提供一源極偏壓或一汲極偏壓至該第二電極區域，以回應一第二選擇閘極控制訊號，該第二電極區域位于一相關的區段中的至少一該列中的該些多重閘極記憶胞中。
20.根據權利要求19所述的集成電路記憶體元件，其特征在于其中所述的導體沿著該陣列中的該些多重閘極記憶胞之一相關列排列，且該相關列中的該些多重閘極記憶胞共用該導體。
21.根據權利要求17所述的集成電路記憶體元件，其特征在于其中在相關的該些區段中具有多數個列。
22.根據權利要求17所述的集成電路記憶體元件，其特征在于其中位于該陣列中一特定的多重閘極記憶胞中的該閘極列中的該些閘極具有一個別的閘極長度，且沿著連續的該多重閘極通道區之一方向以一距離相互隔離，該距離實質上小于該個別的閘極長度。
23.根據權利要求17所述的集成電路記憶體元件，其特征在于其中對于相關的該些多重閘極記憶胞的該些選擇閘極包括該閘極列中的該第一閘極，該些閘極位于該多重閘極通道區之上。
24.根據權利要求17所述的集成電路記憶體元件，其特征在于其中所述的陣列中的該些多重閘極記憶胞分別包括該半導體主體中的多數個第一電極區域與多數個第二電極區域，該些第一電極區域與該些第二電極區域分別鄰近該閘極列中的該第一閘極與該最終閘極且該些選擇閘極排列以連接該些位元線至該些第一電極區域，其中對于相關的該些多重閘極記憶胞的該些選擇閘極包括在相關的該些閘極列中的該些第一閘極，該些閘極列位于相關的該些多重閘極記憶胞的該些多重閘極通道區之上；以及該陣列中的該些多重閘極記憶胞包括多數個第二選擇閘極，該些第二選擇閘極排列以連接一導體，該導體提供一源極偏壓或一汲極偏壓至該第二電極區域，以回應一第二選擇閘極控制訊號，其中對于相關的該些多重閘極記憶胞的該些第二選擇閘極包括在相關的該些閘極列中的該些最終閘極，該些閘極列位于相關的該些多重閘極記憶胞的該些多重閘極通道區之上。
25.根據權利要求24所述的集成電路記憶體元件，其中該導體包括該些位元線中的一位元線。
26.根據權利要求24所述的集成電路記憶體元件，其特征在于其中所述的導體沿著該陣列中的該些多重閘極記憶胞的一相關列排列，且該相關列中的該些多重閘極記憶胞共用該導體。
27.根據權利要求17所述的集成電路記憶體元件，其特征在于其中所述的陣列中的該些多重閘極記憶胞分別包括在該半導體主體中的一第一電極區域與一第二電極區域，該第一電極區域與該第二電極區域分別鄰近在該閘極列中的該第一閘極與該最終閘極，且該些選擇閘極排列以連接該些位元線至該第一電極區域；其中對于鄰近的該些行中的該些多重閘極記憶胞，該些選擇閘極中的二閘極排列以連接至該些位元線中的一位元線。
28.根據權利要求27所述的集成電路記憶體元件，其特征在于其更包括一第二選擇線，以提供一第二選擇閘極控制訊號，其中對于鄰近的該些行中的該些多重閘極記憶胞，排列以連接至一位元線的該二閘極其中之一耦接至該第二選擇線，且回應該第二選擇閘極控制訊號。
29.根據權利要求17所述的集成電路記憶體元件，其特征在于其中所述的電荷儲存結構包括一堆疊介電層、一電荷捕捉介電層與一頂介電層，其中該堆疊介電包括一底介電層。
30.根據權利要求17所述的集成電路記憶體元件，其特征在于其中所述的電荷儲存結構包括一堆疊介電層、一電荷捕捉介電層與一頂介電層，其中該堆疊介電包括一底介電層，且其中該電荷捕捉介電層由氮化硅所組成。
31.根據權利要求17所述的集成電路記憶體元件，其特征在于其中所述的閘極列包括超過二個閘極，且該電荷儲存結構包括多數個電荷捕捉區，位于該閘極列中超過二個閘極下方。
32.根據權利要求17所述的集成電路記憶體元件，其特征在于其中所述的控制器實施一程式化步驟、一抹除步驟與一讀取步驟。
33.根據權利要求17所述的集成電路記憶體元件，其特征在于其中該些位元線包括多數個導體，除了在包括該些多重閘極的該些半導體主體的膜層中，該些導體位于該集成電路之一層中，且該些選擇閘極包括連接該些位元線至該些第一電極區域的多數個接觸窗，其中該陣列中的一第一區段中該些選擇閘極其中之一與該陣列中的一第二區段中該些選擇閘極其中的一共用一個接觸窗。
全文摘要
一種多重閘極記憶胞的陣列，此陣列包括多數個區段。這些區段包括多重閘極記憶胞的至少一列。多重閘極記憶胞包括一半導體主體與多數個閘極，這些閘極串聯排列在半導體主體上。位于半導體主體上的電荷儲存結構包括位于上述閘極的一些或全部中的每一個下方的電荷捕捉區域。字元線與位元線傳導源極偏壓與汲極偏壓至閘極列中第一閘極與最終閘極附近的半導體主體，且傳導至上述多數個閘極。多重閘極記憶胞包括一連續的多重閘極通道區，此多重閘極通道區位于閘極列中的閘極下方。在一些或全部的閘極之間，此多重閘極記憶胞具有電荷儲存區。區段選擇線耦接選定的區段至位元線。
文檔編號H01L27/105GK1719612SQ20051007515
公開日2006年1月11日 申請日期2005年6月8日 優先權日2004年7月6日
發明者葉致鍇 申請人:旺宏電子股份有限公司