專利名稱：有受防護發射極－基極結的雙極結晶體管的半導體器件的制作方法
技術領域：
本發明涉及一種半導體器件及其制造方法，具體地，本發明涉及一種含有互補性MOS(CMOS)晶體管和雙極結晶體管(BJT)的半導體器件及其制造方法。
背景技術：
圖13-22中所示的制造方法是一種用于的雙極結晶體管的傳統制造方法(例如，參照日本專利公開No.SHO-62-86752，其以引用的形式結合于本文)。
在圖13中所示的方法中，在具有主表面的p型硅襯底1中，從主表面向下進入襯底形成n型集電極區域2。通過與在CMOS晶體管區域中形成p溝道MOS晶體管的n型阱相同的工藝形成n型集電極區域2。在形成具有對應于部分集電極區域2的元件開口(aperture)3a的場氧化膜3之后，在暴露在元件開口3a中的硅表面上形成薄氧化膜4。通過與在CMOS晶體管區域中形成場氧化膜的硅局部氧化(LOCOS)工藝相同的工藝形成氧化膜3，以及通過與在CMOS晶體管區域中形成柵氧化膜的熱氧化法相同的工藝形成氧化膜4。
其次，在集電區2的表面層中，通過使用抗蝕劑掩模層5和場絕緣膜3作為掩模的離子注入工藝形成p型有源基區6。在該方法中，用抗蝕劑層5掩蔽CMOS晶體管區。離子注入工藝包括激活注入離子的熱處理，并且該熱處理可以在執行一次離子注入之后進行該熱處理，或者可以在執行多次離子注入之后(例如，在執行所有的離子注入之后)進行。如果沒有特別需要，就省去對激活熱處理的說明。
在圖14所示的步驟中，通過使用抗蝕劑層5作為掩模選擇性蝕刻氧化膜3和4，以暴露有源基區6的主要表面區。其后除去抗蝕劑層5。
在圖15所示的步驟中，通過化學氣相淀積(CVD)在襯底上順序沉積多晶硅層7A和氧化硅層8A。在沉積之后，在多晶硅層7A之中以1021cm-3的濃度摻雜形成發射區的n型雜質。
在圖16中所示的工藝中，通過使用抗蝕劑層(未示出)作為掩模的蝕刻工藝以發射極電極形狀構圖多晶硅層7A和氧化硅層8A的疊層，由此在堆疊狀態中留下多晶硅層7A的部分7和氧化硅層8A的部分8。
通過使用與在CMOS晶體管區中形成柵電極的方法相同的工藝執行圖15和16中所示工藝。在圖16中所示的工藝之后，在CMOS晶體管區域中，通過使用柵疊層(對應于多晶硅層7和氧化硅層8的疊層)作為掩模形成n溝道和p溝道MOS晶體管中至少一個的低濃度(p-型或n-型)源/漏擴展區。
在圖17中所示的工藝中，在襯底的上表面上，通過CVD沉積氧化硅層9。在圖18中所示的工藝中，通過反應離子蝕刻(RIE)回蝕刻氧化硅層9，以在多晶硅層7和氧化硅層8的疊層的側壁上形成側壁間隔9a和9b。側壁間隔9a和9b均由剩余的氧化硅層9形成。通過與在CMOS晶體管區中形成側壁間隔的工藝相同的工藝執行圖17和18中所示的步驟。下文中將具有圖18中所示的多晶硅層7、氧化硅層8和側壁間隔9a和9b的結構稱為發射極電極結構10。
在圖19中所示的步驟中，使用抗蝕劑層11和絕緣膜3作為掩模通過離子注入法在集電區2的表面層中形成n+型集電極接觸區12。通過使用與在CMOS晶體管區中形成n溝道MOS晶體管的n+型源/漏區的離子注入法相同的工藝形成n+型區。在除去抗蝕劑層11之后，通過使用發射極電極結構10的多晶硅層7作為擴散源，通過激活注入離子的熱處理在有源基區6的表面層中形成n+型發射區13。
在圖20中所示的步驟中，通過使用抗蝕劑層14作為掩模的離子注入工藝形成p+型外部基區15，該外部基區與有源基區6的部分區域重疊。通過使用與在CMOS晶體管區中形成p溝道MOS晶體管的p+型源/漏區的離子注入方法相同的方法形成p+型區15。其后除去抗蝕劑層14。
在圖21中所示的步驟中，通過CVD在襯底的上表面上沉積氧化硅層16。
在圖22中所示的步驟中，穿過氧化硅層16形成對應于發射極、基極和集電極的接觸孔16e、16b、16c。依照通過除去發射極電極結構10的氧化硅層8暴露多晶硅層7的方法形成對應于發射極的接觸孔16e。在襯底上表面上涂敷金屬，例如Al合金，并構圖涂層以形成發射極電極層17、基極電極層18和集電極電極層19。電極層17、18和19分別通過接觸孔16e、16b和16c連接到多晶硅層7、外部基區15和集電極接觸區12。
通過使用與在CMOS晶體管區中沉積氧化硅的方法相同的方法執行圖21中所示的步驟。通過使用與在CMOS晶體管區中形成電極的方法相同的方法執行圖22中所示的步驟。
上述傳統技術需要雙極性晶體管制造方法特有的步驟(不能用于CMOS晶體管工藝的步驟)，即，圖13的有源基區形成步驟和圖14的氧化膜除去步驟，和并且該傳統方法具有大量增加的步驟。
在圖16中所示的工藝中構圖多晶硅層7和氧化硅層8的疊層的干法蝕刻過程中，有源基區6的表面暴露于蝕刻并受到損壞。因此，當在如圖19中所示的有源基區6的表面層中形成發射區13時，發射區13與基區6之間的pn結處的漏電流增加，且電流放大因子hFE降低。
發明內容
本發明的目的是提供一種包括具有受防護的發射極-基極結的雙極結晶體管的半導體器件及其制造方法。
本發明的另一目的是提供一種包括CMOS晶體管、以及具有受防護的發射極-基極結的雙極結晶體管的半導體器件，以及提供一種在不過分增加制造步驟的數量的情況下的制造該半導體器件的方法。
根據本發明的一個方面，提供一種包括雙極結晶體管的半導體器件，包括具有主表面的半導體襯底；從所述主表面在所述半導體襯底中形成的第一導電類型的集電區；從所述主表面在所述集電區中形成的與所述第一導電類型相反的第二導電類型的基區；從所述主表面在所述基區中形成的所述第一導電類型的發射區，形成到達所述主表面發射極-基極結；以及在到達主表面的所述發射極-基極結上方形成的結保護結構，包括形成在所述主表面上的絕緣體膜和形成在所述絕緣體膜上的導電層。
優選地，半導體器件包括CMOS晶體管，CMOS晶體管包括從所述主表面在所述半導體襯底中形成的第一和第二導電類型的第一和第二阱；形成在所述第一和第二阱上的第一和第二絕緣柵結構，該緣柵結構包括形成在所述第一和第二阱上的第一和第二柵絕緣膜、形成在所述第一和第二柵絕緣膜上并具有側壁的第一和第二導電電極、和形成在所述第一和第二導電電極的側壁上的第一和第二側壁間隔；以及形成在所述第一和第二絕緣柵結構兩側上的所述第一和第二阱中，并具有第二和第一導電類型的第一和第二源/漏區；其中所述的結保護結構具有與所述第一和第二絕緣柵結構之一相同、并同時形成的組成元件。優選地，集電區和第一阱同時形成，所述發射區和所述第二源/漏區同時形成。基區具有暴露在場絕緣膜的基極開口中的主表面處的表面，結保護結構具有基極開口內的閉環結構，發射區形成在閉環結構限定的區域中，并且具有達到結保護結構下面的主表面的發射極-基極結。結保護結構穿過限定在基極開口中的基區，發射區形成在結保護結構和場絕緣膜限定的區域中。并且具有達到結保護結構和場絕緣膜下面的主表面的發射極-基極結。
根據本發明的另一方面，提供了一種制造包含CMOS晶體管和雙極結晶體管的半導體器件的方法，包括如下步驟(a)準備具有主表面的半導體襯底(b-1)從主表面在半導體襯底中同時形成第一導電類型的集電區和第一導電類型的第一阱；(b-2)從主表面在半導體襯底中形成與所述第一導電類型相反的第二導電類型的第二阱；(c)從主表面在集電區中形成第二導電類型的基區；(d)在所述第一和第二阱上形成第一和第二絕緣柵結構，和在所述基區上形成具有與所述絕緣柵結構之一相同組成元件的結保護結構；(e-1)在所述第一絕緣柵結構的兩側于所述第一阱中形成第二導電類型的第一源/漏區；以及(e-2)在所述第二絕緣柵結構兩側于所述第二阱中形成第一導電類型的第二源/漏區，和在基區中的第一導電類型的發射區，并具有達到所述結保護結構下的主表面的發射極-基板結，所述第二源/漏區和發射區同時形成。
優選地，第一和第二絕緣柵結構和結保護結構各自包括形成在主表面上的絕緣膜、形成在絕緣膜上的導電層和形成在所述導電層的側壁上的絕緣材料的側壁間隔。當結保護結構具有閉環結構時，發射區形成在由閉環結構圍繞的區域中或形成在閉環結構外側的區域中。當結保護結構穿過暴露在場絕緣膜的基極開口中的基區時，發射區形成在由結保護結構和場絕緣膜限定的區域中。
根據該制造方法，僅僅形成基區的工藝是雙極結晶體管的特殊形成工藝，其它工藝與互補性MOS晶體管的形成工藝相同。
由于降低了發射極-基極pn結處的漏電流，因此改善了電流放大因子HFE。由于降低了基極電阻，所以改善了高頻特性。由于除了基區形成工藝之外的工藝均使用與互補型MOS晶體管制造工藝相同的工藝，減少了制造工藝的數量。
圖1是示出了根據本發明的實施例的BiCMOSIC的雙極性晶體管區的截面圖。
圖2是示出了圖1中所示的雙極性晶體管區的結保護結構和其附近區域的放大截面圖。
圖3A-3C是示出了圖1中所示的雙極性晶體管區的結保護結構和電極的布局的平面圖。
圖4A和4B至圖10是圖示根據本發明的實施例制造半導體器件的方法的截面圖。
圖11是示出了發射區和基極接觸區的變化的截面圖。
圖12是示出了基極接觸區與結保護結構之間的布線的變化的截面圖。
圖13是圖示傳統雙極結晶體管制造方法的有源基區形成方法的截面圖。
圖14是圖示圖13中所示的方法之后的LOCOS方法的截面圖。
圖15是圖示圖14中所示的方法之后的多晶硅淀積工藝和氧化硅淀積工藝的截面圖。
圖16是圖示在圖15所示的工藝之后，形成氧化硅和多晶硅層的疊層的構圖工藝的截面圖。
圖17是圖示圖16所示的工藝之后的氧化硅淀積工藝的截面圖。
圖18是圖示圖17中所示的工藝之后的深蝕刻工藝的截面圖。
圖19是圖示在圖18所示的工藝之后的形成集電極接觸區和發射區的方法的截面圖。
圖20是圖示在圖19所示的工藝之后延伸基區形成方法的截面圖。
圖21是圖示圖20所示的工藝之后氧化硅淀積工藝的截面圖。
圖22是圖示在圖21中所示的方法之后電極形成工藝的截面圖。
圖23是示出了根據本發明人的研究的雙極結晶體管的實例的截面圖。
圖24是示出了根據本發明人研究的雙極結晶體管的另一實例的截面圖。
具體實施例在描述實施例之前，將描述本發明人的初步研究。
圖23示出了本發明人在研究過程中制造的雙極性晶體管的實例。在該實例中，步驟的數量減少了。
在p型硅襯底20的一個主表面層上，形成n型集電區21和p型隔離區22。通過使用在CMOS晶體管區中形成p溝道MOS晶體管的n型阱的離子注入工藝形成n型區21。通過使用在CMOS晶體管區中形成n溝道MOS晶體管的p型阱的離子注入工藝形成圍繞n型區21的p型區22。
在襯底20的表面上形成場氧化膜23，場氧化膜23具有發射極/基極孔23a和集電極接觸孔23c。通過使用在CMOS晶體管區中形成場氧化膜的選擇氧化工藝形成氧化膜23。
通過使用抗蝕劑層(未示出)作為掩模的離子注入工藝在對應于發射極/基極孔23a的位置處n型區21的表面層中形成p型基區24。其后，在基區24的局部區域中形成n+型發射區25。在對應于集電極接觸孔23c的位置處集電區21的局部區域中形成n+型漏極接觸區26。通過使用在CMOS晶體管區中形成n溝道MOS晶體管的n+型源/漏區的離子注入工藝形成n+型區25和26。
其次，通過使用抗蝕劑層(未示出)作為掩模的離子注入工藝在基區24的另一區域中形成p+型基極接觸區27。通過使用在CMOS晶體管區中形成p溝道MOS晶體管的p+型源/漏區的離子注入工藝形成p+型區27。
僅有形成基區24的步驟致力于形成圖23中所示的雙極性晶體管，由此減少了步驟的數量。然而，當在具有LDD結構的CMOS晶體管區中的每個柵電極層的側壁上形成側壁間隔時，基區24的表面暴露于蝕刻并受到損壞。因此，發射區25與基區24之間的通過pn結(發射極-基極結)的漏電流增加，不可避免地降低了電流放大因數hFE。
圖24示出了在本發明人研究過程中制造的雙極性晶體管的另一實例。在該實例中，減少了步驟數量，另外，降低了通過發射極-基板結的漏電流。
圖24中所示的雙極性晶體管的特點在于形成具有發射極孔23e和基極接觸孔23b的場氧化膜23，和在對應于孔23e和23b的位置處基區24的表面層中形成n+型發射區25和p+型基極接觸27。氧化膜23的一部分23A存在于發射區25與基極接觸區27之間。
在圖24中所示的雙極性晶體管中，由于發射區25與基區24之間的pn結終止于氧化膜23的底部，所以即使發射極孔23e中的硅表面暴露于用于形成側壁間隔的干法蝕刻，也不會破壞發射極-基極結。因此減少了通過發射極-基極結的漏電流并提高了電流放大因子hFE。然而，由于氧化膜23A存在于發射區25與基極接觸區27之間，所以增加了基極電阻并降低了高頻特性。
即，如果在形成氧化膜23和23A之后執行用于形成基區24的雜質離子注入，那么就減少了經氧化膜23A注入到n型區21的雜質的數量并增加了基極電阻。如果在形成氧化膜23和23A之前執行用于形成基區24的雜質離子注入，那么因為許多雙極性晶體管是npn型的并且硼經常用作基區中的雜質，所以在氧化工藝或氧化之后的熱工藝的過程中在氧化膜23A中俘獲了硼原子，即，產生偏析現象。恰好在氧化膜23A之下的基區24中的硼濃度因此降低，基極電阻增大。
圖1示出了根據本發明實施例的BiCMOSIC(包括雙極結晶體管和CMOS晶體管的集成電路)的雙極結晶體管區。圖2是示出了圖1中所示的雙極性晶體管區的結保護結構及其附近區域的放大圖，圖3A是示出了圖1中所示的雙極性晶體管區的結保護結構和電極的布置圖。圖1是沿圖3A中所示的線A-A’的橫截面圖。
在例如由p型硅形成的半導體襯底30的主表面層中，形成n型集電區33并圍繞著n型區33形成p型隔離(元件隔離)區35。pn結形成在n型區33與p型襯底30之間和n型區33與p型區35之間。通過使用與在CMOS晶體管區中形成p溝道MOS晶體管的n型阱的離子注入法相同的方法形成n形區33。通過使用與在CMOS晶體管區中形成n溝道MOS晶體管的p型阱的離子注入法相同的方法形成p型區35。p型襯底的p型區不需要覆蓋整個襯底區，但如果p型區具有至少允許BiCMOSIC形成在主表面一側上的厚度，就足夠了。
氧化硅的場絕緣膜38形成在襯底30的主表面上，場絕緣膜38具有基極開口38c和集電極接觸開口38d。例如，通過使用與在CMOS晶體管區中形成場絕緣膜的LOCOS方法相同的方法形成絕緣膜38。該絕緣膜可以通過另一種方法形成，即溝槽隔離(TI)方法，通過該方法在襯底30的主表面層上形成溝槽并形成場絕緣膜，通過化學氣相淀積(CVD)將例如氧化硅的絕緣膜掩埋在溝槽中。
通過離子注入工藝在部分的集電區33中形成p型基區44，該部分對應于絕緣膜38的基區開口38c。結保護結構50B形成在基區44的表面上，圍繞著閉環結構中的基區44的一部分(形成發射區的位置)。
結保護結構50B如圖2中所示包括氧化硅等的絕緣薄膜40c；形成在絕緣薄膜40c上的摻雜多晶硅等的導電層50；覆蓋在導電層50的內和外側壁并形成在絕緣薄膜40c上的絕緣側壁間隔72和74。通過使用與在CMOS晶體管區中使用的柵絕緣膜形成工藝、柵電極形成工藝和側壁間隔形成工藝相同的方法形成絕緣薄膜40c、導電層50和側壁間隔72和74。
通過使用結保護結構50B作為雜質摻雜的標記(采用相對于結保護結構50B的自對準方式)在結保護結構50B內的部分基區44中形成n+型發射區82。發射區82與基區44之間的發射極-基極pn結終止于結保護結構50B的絕緣薄膜40c的底表面，如圖1和2中所示。換句話說，襯底表面處的發射極-基極結由結保護結構50B覆蓋并由結保護結構50B保護。n+型集電極接觸區84形成于集電區33的另一部分中對應于絕緣膜38的集電極接觸孔38d的區域。通過使用與在CMOS晶體管區域中形成n溝道MOS晶體管的n+型源/漏區的離子注入工藝相同的方法形成n+型區82和84。
通過使用結保護結構50B作為雜質摻雜掩模(采用相對于結保護結構50B的自對準方式)在結保護結構50B外側的基區44的另一部分中形成p+型基極接觸區92。通過使用與在CMOS晶體管區中形成p溝道MOS晶體管的p+型源/漏區的離子注入工藝相同的方法形成p+型區92，以具有比基區44更高的雜質濃度。
在襯底30的主表面上，形成覆蓋了絕緣膜38、結保護結構50B、n+型區82和84以及p+型區92的氧化硅等的層間絕緣膜94。絕緣膜94具有穿過其形成在對應于發射區82、集電極接觸區84和基極接觸區92的區域中的接觸孔。
發射極電極108經對應的接觸孔連接到發射區82。發射極電極108在絕緣膜94上形成單層，并以如圖3A中所示的3×4＝12個區域連接到發射區82。基極電極110經對應的接觸孔連接到基極接觸區92。基極電極110在絕緣膜94上形成單層，并以如圖3A中所示的5個區域連接到基極接觸區92。可以增加基極電極110的接觸區的數量以使它們圍繞結保護結構50B。集電極電極112經對應的接觸孔連接到集電極接觸區84。集電極電極112在絕緣膜94上形成單層并以如圖3A所示的五個區域連接集電極接觸區84。可以根據需要增加或減少半導體和每個電極之間的接觸的數量，且優選使用多個接觸。
在對應于結保護結構50B的導電層50的部分表面區域的區域中穿過絕緣膜94形成接觸孔。導線114經接觸孔將導電層50電連接到基極電極110。在絕緣膜94上形成覆蓋電極108至112和導線114的氧化硅、氮化硅等的表面保護膜200。
在形成雙極性結晶體管中，通過使用具有閉環結構的結保護結構50B作為雜質摻雜掩模形成發射區82，因此在結保護結構50B的絕緣薄膜40c的底表面處終止發射極-基極pn結。即使結保護結構50B內部分的基區44(待形成發射區的位置)暴露于干法蝕刻，恰好在結保護結構50B下方的區域被遮蔽而免于干法蝕刻。因此減少了發射極-基極pn結處的漏電流。
即使在形成基區44時硼用作導電類型確定雜質，在發射區82和基區44之間的pn結上方形成結保護結構50B時也不發生析出(precipitation)現象。因此，基區44的雜質濃度沒有降低。在這種狀態下，通過使用結保護結構50B作為雜質摻雜掩模形成具有較高雜質濃度的基極接觸區92，使得基極電阻降低。
此外，結保護結構50B的導電層50經導線114和基極電極110連接到基極接觸區92，由此基本上將導電層50設定為與基區44相同的電勢，并防止導電溝道形成在恰好在導電層50之下的半導體表面層中。
如圖3B所示，可以顛倒發射區82和基極接觸區92的位置。即，代替基極接觸區92，在結保護結構50B的外側形成n+型發射區82；代替發射區82，在結保護結構內側形成p+型基極接觸區92。在這種情況下，發射極-基極pn結終止于結保護結構50B的絕緣薄膜40c的底表面處和場絕緣膜38的底表面處。電極108用作基極電極，且該基極電極經導線114連接導電層50。電極110用作發射極電極，發射極電極的大量接觸由結保護結構50B圍繞。
如圖3C所示，結保護結構50B可以具有限定多個區域的閉合網路結構來形成多個n+型發射區82。采用該結構，可以實現多發射極型雙極結晶體管。
其次，參照圖4A至10，結合CMOS晶體管制造方法對圖1所示的雙極結晶體管的制造方法作出說明。圖4A、5和6A至9A顯示圖1所示的雙極結晶體管，圖4B、6B至6D和7B至9B顯示CMOS晶體管。
在圖4A至4B所示的方法中，在制備p型硅半導體襯底30之后，通過離子注入工藝在襯底30中從其一個主表面形成n型阱32，如圖4B所示；與此同時，通過相同的離子注入工藝在襯底30中從其主表面形成n型集電區33，如圖4A所示。如圖4B所示，通過離子注入工藝在襯底30中形成p型阱34；與此同時，通過使用相同的離子注入工藝形成圍繞與其接觸的集電區33的p型隔離區35。
其次，襯底30的主表面經LOCOS形成氧化硅的場氧化膜38。場氧化層38具有對應于圖4B所示的CMOS晶體管區中的阱32和34的晶體管開口38a和38b、以及具有在圖4A所示的雙極結晶體管區中對應于集電區33的一部分的基極開口38c和對應于集電區33的另一部分的集電極接觸開口38d。
此后，對襯底30的主表面進行熱氧化處理以在如圖4B所示的CMOS晶體管區域中的開口38a和38b中的半導體表面上形成氧化硅的柵絕緣膜40a和40b；與此同時，對襯底30的主表面進行相同的熱氧化處理以在如圖4A所示的雙極結晶體管區域中的開口38c和38d中的半導體表面上形成氧化硅的絕緣薄膜40c和40d。
在圖5所示的工藝中，通過光刻工藝在襯底30的上表面上形成光致抗蝕劑層42，該光致抗蝕劑層42具有暴露基極開口38c和在基極開口38c外圍區域中的部分絕緣膜38的開口42c。在CMOS晶體管區中，如圖4B所示，光致抗蝕劑層42覆蓋晶體管開口38a和38b以及絕緣膜38。通過使用光刻膠層42作雜質摻雜掩模執行硼(p型導電確定雜質)離子注入工藝，以在對應于基極開口38c的集電區33的一部分中形成p型基區44。其后除去光致抗蝕劑層42。在中央區域由于硼離子經絕緣薄膜40c注入，所以基區44相對較深；在外圍區域由于硼離子經較厚絕緣薄膜38注入，所以基區44相對較淺。
在圖6A和6B所示的工藝中，通過CVD在襯底30的上表面上沉積多晶硅層之后，使用抗蝕劑52作為掩模通過干法蝕刻工藝構圖多晶硅層。在圖6B所示的CMOS晶體管區中，在柵絕緣膜40a和40b上形成由剩余多晶硅層構成的柵電極層46和48。與此同時，在圖6A所示的雙極結晶體管區中，通過使用與用于CMOS晶體管區的CVD工藝和光刻/干法蝕刻工藝相同的工藝在絕緣膜40c上形成由剩余多晶硅層構成的導電層50。導電層50具有圍繞部分基區44的閉環結構。
如圖6C所示，在襯底30上形成抗蝕劑層57，該抗蝕劑層具有對應于CMOS晶體管區中的晶體管開口38b的開口57b。雙極結晶體管區由抗蝕劑層57覆蓋。通過使用柵電極48和絕緣膜38作為雜質摻雜掩模，執行磷(n型導電確定雜質)離子注入工藝，以在柵電極層48的兩側的p型阱34的表面層中形成n-型源區54和n-型漏區56。在該工藝過程中，由于磷摻雜入柵電極層(多晶硅層)48，所以電極層48的電阻稍微降低。其后除去抗蝕劑層57。該漏區通常被稱為LDD區。在磷離子注入工藝中，也可以將磷摻雜到雙極結晶體管區中的導電層(多晶硅)50中。
在圖6D所示的工藝中，通過光刻工藝在襯底30的上表面上形成抗蝕劑層58，抗蝕劑層58具有對應于晶體管開口38a的開口58a。雙極結晶體管區由抗蝕劑層58覆蓋。通過使用柵電極層46和絕緣膜38作為雜質摻雜掩模，執行BF2(p型導電確定雜質)離子注入工藝以在柵電極層46的兩側的n型阱32的表面層中形成p-型源區60和p-型漏區62。在這種情況下，由于BF2摻雜入柵電極層(多晶硅層)46，所以電極層46的電阻稍微降低。其后除去抗蝕劑層58。該漏區62通常被稱為LDD區。
接著，在圖7A和7B所示的工藝中，在襯底30的上表面上通過CVD沉積氧化硅層之后，通過干法蝕刻工藝回蝕刻氧化硅層。因此，在圖7B所示的CMOS晶體管區中，形成由剩余氧化硅層構成的絕緣側壁間隔64、66、68和70；與此同時，在圖7A所示的雙極結晶體管區中，通過使用與用于CMOS晶體管區的氧化硅淀積工藝和干法蝕刻工藝相同的工藝形成絕緣側壁間隔72和74。在干法蝕刻工藝中，蝕刻柵絕緣膜40a以留下在晶體管開口38a內其上堆疊柵電極層46和側壁間隔64和66的柵絕緣膜部分；蝕刻柵絕緣膜40b以留下在晶體管開口38b內其上堆疊柵電極層48和側壁間隔68和70的柵絕緣膜部分；蝕刻柵絕緣膜40c以留下在基極開口38c內其上堆疊導電層50和側壁間隔72和74的絕緣薄膜部分。
形成在柵絕緣膜40a上的側壁間隔64和66以覆蓋柵電極層46的側壁。下文中將包括柵絕緣膜40a、柵電極層46和側壁間隔64和66的結構表述為柵電極結構46G。設置穿過晶體管開口38a中的阱32的柵電極結構46G。形成在柵絕緣膜40b上的側壁間隔68和70以覆蓋柵電極層48的側壁。下文中將包括柵絕緣膜40b、柵電極層48和側壁間隔68和70的結構表述為柵電極結構48G。設置穿過晶體管開口38b中的阱34的柵電極結構48G。形成在柵絕緣膜40c上的側壁間隔72和74以覆蓋導電層50的側壁并形成在閉環結構中。下文中將包括柵絕緣薄膜40c、導電層50和側壁間隔72和74的結構表述為結保護結構50B。結保護結構50B形成為圍繞基極開口38c內的部分基區44的閉環結構。
其次，在圖8A和8B所示的工藝中，通過光刻工藝在襯底30的上表面上形成抗蝕劑層76。該抗蝕劑層具有如圖8B所示對應于晶體管開口38b的開口76b和如圖8A所示對應于結保護結構50B的內部開口50b(基極開口38c的一部分)的開口76c和對應于集電極接觸孔38d的開口76d。抗蝕劑層76的開口76c形成以暴露結保護結構50B的導電層50。通過使用抗蝕劑層76、柵電極結構48G、結保護結構58B和絕緣膜38作為雜質摻雜掩模，執行砷(n型導電確定雜質)離子注入工藝。因此，在圖8B所示的CMOS晶體管區中，在柵電極結構48G的兩側上分別形成重疊n-型源區54和n-型漏區56的n+型源區78和n+型漏區80。在圖8A所示的雙極結晶體管區中，分別通過使用與用于CMOS晶體管區的離子注入工藝相同的工藝，在基區44的一部分中對應于結保護結構50B的內部開口50b的區域中形成n+型發射區82，在對應于集電極接觸開口38d的區域中形成n+型集電極接觸區84。尤其在用于激活注入離子的熱處理之后，發射區82與基區44之間的pn結終止于結保護結構50B的絕緣薄膜層40c的底表面。由于將砷摻雜到柵電極結構48G的柵電極層48和結保護結構50B的導電層(多晶硅層)50，所以減少了電極層48和導電層50的電阻。其后除去抗蝕劑層76。
在圖9A和9B所示的工藝中，通過光刻工藝在襯底30的上表面上形成抗蝕劑層86。該抗蝕劑層具有如圖9B所示對應于晶體管開口38a的開口86a和如圖9A所示對應于結保護結構50B的外部開口50c(基極開口38c的另一部分)的開口86c。通過使用抗蝕劑層86、柵電極結構46G、結保護結構50B和絕緣膜38作為雜質摻雜掩模，執行BF2離子注入工藝。因此，在圖9B所示的CMOS晶體管區中，在柵電極結構46G的兩側上分別形成重疊p-型源區60和p-型漏區62的p+型源區88和p+型漏區90。在圖9A所示的雙極結晶體管區中，通過使用與用于CMOS晶體管區的離子注入工藝相同的工藝，在基區44的另一部分中對應于結保護結構50B的外部開口50c的區域中形成p+型基極接觸區92。由于將BF2摻雜到柵電極結構46G的柵電極層46中，所以減少了電極層46的電阻。其后除去抗蝕劑層86。
其次，在圖10所示的工藝中(也參照圖1)，通過CVD在襯底30的上表面上形成氧化硅等的層間或層級間絕緣膜94，該層間絕緣膜覆蓋絕緣膜38、柵電極結構46G和48G、結保護結構50B、n+型區78、80、82和84以及p+型區88、90和92。通過使用抗蝕劑層作為掩模的干法蝕刻穿過絕緣膜94形成接觸孔，這些接觸孔形成在對應于源區78和88、漏區80和90、柵電極層46和48、發射區82、基極接觸區92、集電極接觸區84和導電層50的區域。
在通過濺射等在襯底30的上表面上沉積例如Al合金的導電層之后，通過使用抗蝕劑層作為掩模的干法蝕刻工藝構圖導電層以形成源電極96和102、漏電極98和104、柵極導線100和106、發射極電極108、基極電極110、集電極電極112和導線114。源極電極96和102分別通過對應的接觸孔與源區78和88連接。漏極電極98和104分別通過對應的接觸孔與漏區80和90連接。柵極導線100和106分別經對應的接觸孔與柵極電極層48和46連接。發射極電極108、基極電極110和集電極電極112分別經對應的接觸孔連接到發射區82、基極接觸區92和集電極接觸區84。導線114經對應的接觸孔與導電層50連接，使得導電層50連接到基極電極110。
根據上述的雙極結晶體管的制造方法，僅僅圖5所示的基區形成工藝是雙極結晶體管制造方法的特有工藝，其余工藝與CMOS晶體管制造工藝相同，因此可以顯著減少步驟數量。
圖11顯示發射區和基極接觸區的變化。在圖11中，用相同的數字表示與圖1和2所示的數字相似的元件，并省略其說明。
圖11所示的雙極結晶體管與圖1和2所示的不同點在于在場絕緣膜38的基極開口38c中形成穿過基區的結保護結構50B和通過使用結保護結構50B(和抗蝕劑掩膜)作為雜質摻雜掩模(采用相對于結保護結構50B的自對準方式)形成n+型發射區82和p+型基極接觸區92。
結保護結構50B的絕緣薄膜40c、導電層50和側壁間隔72和74都穿過基區形成。在結保護結構50B的相對一側上的部分基區中形成發射區82和基極接觸區92。
發射區82與基區44之間的pn結終止于結保護結構50B的絕緣薄膜40c的底表面和絕緣膜38的底表面。因此，即使當形成側壁間隔72和74時結保護結構50B的一側上的部分基區44(待形成發射區的位置)暴露于干法蝕刻，恰好在結保護結構50B下方的區域和恰好在絕緣膜38下方的區域免于干法蝕刻。因此減少了發射極-基極pn結處的漏電流。
即使當形成基區44時硼用作導電類型確定雜質，當在基區44上方形成結保護結構50B時也不發生析出現象。因此，基區44的雜質濃度沒有降低。在這種狀態下，通過使用結保護結構50B作為雜質摻雜掩模形成具有較高雜質濃度的基極接觸區92，由此使得基極電阻降低。
此外，與圖1所示的相似，結保護結構50B的導電層50經導線114和基極電極110連接基極接觸區92，由此基本上將導電層50設定為與基區44相同的電勢，并防止恰好在導電層50之下的半導體表面層中產生導電溝道。
在制造圖11所示的雙極結晶體管中，將結保護結構50B的圖案從圍繞部分基區44的閉環結構變化為穿過基區44的條形圖案，參照圖4A至10描述的雙極結晶體管制造方法的圖6A和7A所示的結保護結構的形成工藝。因此，通過使用與參照圖4A至10描述的制造方法類似少的工藝制造圖11所示的雙極結晶體管。
在圖11所示的雙極結晶體管區中，在結保護結構50B下面的發射區82的一側上形成n-型發射區55，并在結保護結構50B下面的基極接觸區92的一側上形成p-型基極接觸區63。在形成該結構中，將在圖6C所示的工藝中形成的抗蝕劑層57修改為具有與圖8A所示的抗蝕劑層相似的掩模圖案。其后，通過使用抗蝕劑層57作為雜質摻雜掩模，通過使用與形成n-型區54和56的磷離子注入相同的工藝形成n-型發射區55(和n-型集電極接觸區)。將磷也摻雜到導電層50。在圖6D所示的工藝中，抗蝕劑層58具有與圖9A所示的抗蝕劑層86相似的掩模圖案。其后，通過使用抗蝕劑層58作為雜質摻雜掩模，通過使用與形成p-型區60和62的BF2離子注入相同工藝形成p-型基極接觸區63。
當采用上述方式形成發射區55和基極接觸區63時，形成抗蝕劑層的光刻工藝使用與圖8A和6C所示的工藝中以及在圖9A和6D所示的工藝中相同的光掩膜。光掩模的數量得以減少。當形成n-型區57時省略磷離子摻雜導電層50。可以單獨地形成發射區55或基極接觸區63。為了將pn結深入結保護結構之下，發射區55是有效的。相似的修改應用于圖1至10所示的圖12顯示基極接觸區和結保護結構之間的導線的變化。在圖12中，用相同的參考數字表示與圖1和2所示相似的元件，并省略其說明。
圖12所示的雙極結晶體管與圖1和2所示的不同點在于在結保護結構50B的發射區82、基極接觸區92和導電層50上形成硅化鈦等的難熔金屬硅化物層116，118和120，和通過鈦等的硅化物形成金屬層122互連硅化物層118和120，以及發射極電極108和基極電極110分別連接硅化物層116和118。與圖1所示的雙極結晶體管的導線114相似，可以防止恰好在導電層50之下的半導體表面層產生導電溝道。也可以以較小的接觸電阻將發射極電極108和基極電極110分別連接到發射區82和基極接觸區92。
通過硅化工藝實現圖12所示的電極/導線結構。在圖9A和9B所示的工藝中，在除去抗蝕劑層86之后，通過濺射等在襯底30的上表面上沉積硅化物形成金屬層，例如鈦層。使襯底進行用于硅化的熱處理，使鈦層與柵電極層46和48、導電層50、n+型區78、80、82和84、p+型區88、90和92反應以形成硅化物層。選擇性蝕刻并除去未反應的硅化物形成金屬層，以在硅化物層118和120之間留下硅化物形成金屬層122。
參照圖12描述的電極/導線結構和硅化工藝可以應用于圖11所示的雙極結晶體管。
已結合優選實施例說明本發明。本發明不僅僅局限于上述實施例。對本發明進行其它各種修改、改進、組合等對本領域的技術人員來說是顯而易見的。例如，本發明不僅用于npn型雙極結晶體管也可通過改變導電類型應用于pnp雙極結晶體管。
本申請基于并要求于2004年3月8日申請的日本專利申請第No.2004-63982號的優先權，其全部內容以引用的形式結合到本申請中。
權利要求
1.一種包括雙極結晶體管的半導體器件，包括具有主表面的半導體襯底；從所述主表面在所述半導體襯底中形成的第一導電類型的集電區；從所述主表面在所述集電區中形成的與第一導電類型相反的第二導電類型的基區；從所述主表面在所述基區中形成的所述第一導電類型的發射區，形成到達所述主表面的發射極-基極結；以及在到達主表面的所述發射極-基極結上方形成的結保護結構，包括形成在所述主表面上的絕緣體膜和形成在所述絕緣體膜上的導電層。
2.根據權利要求1的半導體器件，還包括形成在所述半導體襯底的主表面上的場絕緣膜，具有在所述基區上的基區開口和在所述基區外側的所述集電區的一部分上的集電極開口。
3.根據權利要求2的半導體器件，還包括集電極接觸區，形成在所述集電區的一部分中、暴露在集電極開口中并具有大于所述集電區的所述第一導電類型的雜質濃度；以及基極接觸區，形成在暴露在發射區外側的基極開口中的基區的部分中、并具有大于所述基區的第二導電類型的雜質濃度。
4.根據權利要求1的半導體器件，其中半導體器件還包括CMOS晶體管，其包括從所述主表面在所述半導體襯底中形成的第一和第二導電類型的第一和第二阱；形成在所述第一和第二阱上的第一和第二絕緣柵結構，包括形成在所述第一和第二阱上的第一和第二柵絕緣膜、形成在所述第一和第二柵絕緣膜上并具有側壁的第一和第二導電電極、和形成在所述第一和第二導電電極的側壁上的第一和第二側壁間隔；以及形成在所述第一和第二絕緣柵結構兩側上的所述第一和第二阱中，并具有第二和第一導電類型的第一和第二源/漏區，其中所述的結保護結構具有與所述第一和第二絕緣柵結構之一相同、并同時形成的組成元件。
5.根據權利要求4的半導體器件，其中所述集電區和所述第一阱同時形成，所述發射區和所述第二源/漏區同時形成。
6.根據權利要求4的半導體器件，還包括場絕緣膜，具有所述基區上方的基極開口、所述基區外側的所述集電區上方的集電極開口、和所述第一和第二阱上方的第一和第二MOS晶體管開口。
7.根據權利要求6的半導體器件，其中基區具有暴露在基極開口中的主表面處的表面，結保護結構具有在基極開口內的閉環結構，發射區形成在閉環結構限定的區域中，并具有達到結保護結構下的主表面的發射極-基極結。
8.根據權利要求6的半導體器件，其中基區具有暴露在基極開口中的主表面處的表面，結保護結構具有限定基極開口內的多個區域的閉環網絡結構，發射區形成在閉環網絡結構限定的多個區域中，并且具有達到結保護結構下的主表面的發射極-基極結。
9.根據權利要求6的半導體器件，其中基區具有暴露在基極開口中的主表面處的表面，結保護結構具有在基極開口內的閉環結構，發射區形成在場絕緣膜與的閉環結構之間限定的區域中，并且具有達到場絕緣膜和結保護結構下的主表面的發射極-基極結。
10.根據權利要求6的半導體器件，其中結保護結構穿過限定在基極開口中的基區，發射區形成在結保護結構和場絕緣膜限定的區域中，并且具有達到結保護結構和場絕緣膜下的主表面的發射極-基極結。
11.根據權利要求4的半導體器件，還包括電連接所述結保護結構的導電電極和所述基區的局部互連。
12.根據權利要求11的半導體器件，其中所述的半導體襯底由硅形成，所述局部互連包括形成在基區上由硅和可硅化金屬形成的硅化物層，以及在一個側壁間隔上由可硅化金屬形成的互連部分。
13.一種制造包括CMOS晶體管和雙極結晶體管的半導體器件的方法，包括如下步驟(a)準備具有主表面的半導體襯底；(b-1)從主表面在半導體襯底中同時形成第一導電類型的集電區和第一導電類型的第一阱；(b-2)從主表面在半導體襯底中形成與所述第一導電類型相反的第二導電類型的第二阱；(c)從主表面在集電區中形成第二導電類型的基區；(d)在所述第一和第二阱上形成第一和第二絕緣柵結構，和在所述基區上形成具有與所述絕緣柵結構之一相同組成元件的結保護結構；(e-1)在所述第一絕緣柵結構的兩側于所述第一阱中形成第二導電類型的第一源/漏區；以及(e-2)在所述第二絕緣柵結構兩側于所述第二阱中形成第一導電類型的第二源/漏區，和在基區中形成第一導電類型的發射區，并具有達到所述結保護結構下的主表面的發射極-基極結，所述第二源/漏區和所述發射區同時形成。
14.根據權利要求13的方法，還包括形成場絕緣膜，所述場絕緣膜具有所述基區上方的基極開口、所述基區外側的所述集電區上方的集電極開口、和所述第一和第二阱上方的第一和第二MOS晶體管開口的步驟。
15.根據權利要求14的方法，其中第一和第二絕緣柵結構和結保護結構每個都包括形成在主表面上的絕緣膜、形成在絕緣膜上的導電層和形成在所述導電層的側壁上的絕緣材料的側壁間隔。
16.根據權利要求15的方法，其中所述步驟(d)包括如下步驟(d-1)在所述襯底的主表面上形成柵絕緣膜；(d-2)在所述柵絕緣膜上形成導電層；(d-3)構圖導電膜以形成具有側壁的導電電極和導電層；以及(d-4)在所述導電電極和所述導電層的側壁上形成側壁間隔。
17.根據權利要求16的方法，其中所述步驟(e-2)包括如下步驟(e-2-1)在所述步驟(d-3)之后將第一導電類型雜質摻雜到第二阱中，以形成輕微摻雜漏區；和(e-2-2)在所述步驟(d-4)之后，將第一導電類型的雜質摻雜到第二阱和基區中，以形成重摻雜的源/漏區和發射區。
18.根據權利要求16的方法，其中所述步驟(e-1)包括如下步驟(e-1-1)在所述步驟(d-3)之后，將第二導電類型的雜質摻雜到第一阱中，以形成輕微摻雜區；以及(e-1-2)在所述步驟(d-4)之后，將第二導電類型雜質摻雜到第一阱中，以形成重摻雜源/漏區。
19.根據權利要求15的方法，其中所述步驟(d)在基極開口中形成閉環結構的結保護結構，所述步驟(e-2)在由閉環結構圍繞的區域中形成發射區。
20.根據權利要求15的方法，其中所述步驟(d)在基極開口中形成閉環結構的結保護結構，所述步驟(e-2)在場絕緣膜與閉環結構之間的區域中形成發射區。
21.根據權利要求15的方法，其中所述步驟(d)在基極開口內形成限定多個區域的閉環網絡結構的結保護結構，所述步驟(e-2)在閉環網絡結構限定的多個區域中形成發射區，并具有達到結保護結構下的主表面的發射極-基極結。
22.根據權利要求15的方法，其中所述步驟(d)形成穿過暴露在基極開口中的基區的結保護結構，所述步驟(e-2)在由結保護結構和場絕緣膜限定的區域中形成發射區。
23.根據權利要求15的方法，還包括形成電連接所述結保護結構的導電電極和基區的局部互連的步驟。
24.根據權利要求23的方法，其中所述半導體襯底由硅形成，所述局部互連包括在基區上由硅和硅化金屬形成的硅化物層、和在一個側壁間隔上由硅化金屬形成的互連部分。
全文摘要
本發明公開了一種CMOS－BJT半導體器件的制造方法，該方法包括如下步驟同時在半導體襯底中形成第一導電類型的集電區和第一導電類型的第一阱；在半導體襯底中形成與第一導電類型相反的第二導電類型的第二阱；在集電區中形成第二導電類型的基區；在所述第一和第二阱上形成第一和第二絕緣柵結構，并在所述基區上形成具有與所述絕緣柵結構相同的組成元件的結保護結構；以及在所述第二阱中形成第一導電類型的第二源/漏區，同時在基區中形成第一導電類型的發射區，并具有達到所述結保護結構之下的主表面的發射極－基極結。
文檔編號H01L21/8222GK1677690SQ200510068549
公開日2005年10月5日 申請日期2005年3月8日 優先權日2004年3月8日
發明者神谷孝行, 密岡久二彥 申請人:雅馬哈株式會社