包含多層電極結構的半導體器件的制作方法

專利名稱：包含多層電極結構的半導體器件的制作方法
技術領域：
本發明涉及以電極結構為特征的半導體器件，其包括絕緣層和形成在絕緣層上的電極，更具體地涉及一種包括金屬氧化物半導體(MOS)晶體管、動態隨機存取存儲(DRAM)器件、非易失性半導體存儲器件等等的半導體器件，其中每一種以這種電極結構為特征。
背景技術：
例如，半導體器件中所包括的MOS晶體管以電極結構為特征，該電極結構稱為柵極電極結構。在該MOS晶體管中，例如在得自于單晶硅晶片的硅襯底中制作源極區和漏極區，并在硅襯底上構造柵極電極使其與源極和漏極區聯合起來。也就是說，柵極電極結構包括由硅襯底上的二氧化硅層形成的柵極絕緣層和由柵極絕緣層上的多晶硅層形成的柵極電極，該柵極絕緣層在源極區和漏極區之間橋接(bridge)一個間隔從而在其間限定溝道區。
近來隨著半導體器件小型化的推進，柵極電極的尺寸已變得更小，且柵極絕緣層的厚度已變得更薄。因而，需要妥當地抑制可能發生在溝道區的短溝道效應。
通常，為了抑制短溝道效應在MOS晶體管中加入輕摻雜漏極(LDD)結構。具體地，在硅襯底中制作LDD區作為各源極和漏極區的一部分以便在源極和漏極區的LDD區之間限定溝道區。LDD區的雜質濃度小于源極和漏極區二者的雜質濃度，從而可以減少在各LDD區與溝道區之間的界面中耗盡區的產生，結果抑制了短溝道效應。注意，可以用擴展區代替LDD區。并且，注意，可以使暈圈區(halo region)伴隨LDD區或擴展區中的任一個，從而進一步促進短溝道效應的抑制。
同時，為了改善MOS晶體管的特性，眾所周知的是在柵極電極中注入并擴散合適的雜質，從而減小柵極電極的電阻。例如，當MOS晶體管具有P溝道型時，在柵極電極中摻入諸如硼(B+)等的P型雜質。當MOS晶體管具有N溝道型時，在柵極電極中注入并擴散諸如砷(As+)、磷(P+)等的N型雜質。
在這種情況下，包含在柵極電極中的部分雜質可能擴散到柵極絕緣層中，因而雜質可能與包含在柵極絕緣層或二氧化硅層中的硅原子反應，從而在其中產生缺陷，結果使柵極絕緣層的特性變壞。
為了抑制柵極絕緣層中的雜質擴散，建議將柵極電極構造成多層柵極電極，例如，JP-A-04H-326766中所公開的。
具體地，多層柵極電極由第一電極層和第二電極層構成，該第一電極層形成在柵極絕緣層上并由多晶硅構成，該第二電極層形成在第一電極層上并由多晶硅構成，第二電極層中多晶硅的晶粒尺寸大于第一電極層中多晶硅的晶粒尺寸。由此，在將雜質注入并擴散到多層柵極電極中的注入/擴散工藝期間，由于存在具有大晶粒尺寸多晶硅的第二電極層，因此可以抑制雜質在柵極電極中的擴散。
另一方面，需要進一步推進包括MOS晶體管在內的半導體器件的小型化和集成化。在這種情況下，在小型化和集成化的進一步推進實現之前，需要根據按比例縮小將柵極絕緣層的厚度減小到幾納米(nm)。然而，由于當向柵極電極施加偏置電壓時產生的隧道電流的量值與源/漏電流相比不能忽略，因此這種良好的二氧化硅不能再用作MOS晶體管中的柵極絕緣層。
因此，為了實現包括MOS晶體管在內的半導體器件小型化和集成化的進一步推進，需要使用介電常數顯示為6以上的高k材料作為介電常數顯示為3.9的二氧化硅材料的替代品，用于柵極絕緣層。
作為具有大于6的介電常數的高k材料的代表，有氧化鋁、氮化鋁、氮氧化鋁和硅化鋁。并且，有氧化物、氮化物、氮氧化物、鋁酸鹽和硅酸鹽，它們得自于稀土元素，例如鋯(Zr)、鉿(Hf)、鉭(Ta)、釔(Y)和鑭系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)。
雖然通過使用包含前述高k材料之一的高k柵極絕緣層可能進一步推進半導體器件的小型化和集成化，但是仍存在的問題是，當向柵極電極注入并擴散雜質從而減小柵極電極的電阻時，必須抑制高k柵極絕緣層中的雜質。
此外，當使用高k柵極絕緣層時出現其它有待解決的問題。具體地，包含在高k柵極絕緣層中的鋁元素或稀土元素容易與包含在多晶硅柵極電極中的硅元素反應，從而在高k柵極絕緣層中產生陷阱位置，結果MOS晶體管的可靠性和性能大幅度劣化，如下文中詳細論述的。

發明內容
因此，本發明的主要目的是提供一種以電極結構為特征的半導體器件，其包括由高k材料構成的高k絕緣層和形成在高k絕緣層上的由多晶硅構成的電極，并將其構造得基本沒有如上所述的問題。
根據本發明的一個方面，提供一種半導體器件，包括半導體襯底和至少一個提供在半導體襯底表面上的電極結構。將該電極結構構造成多層電極結構，該多層電極結構包括形成在半導體襯底表面上且由介電常數大于二氧化硅的介電材料構成的絕緣層、形成在絕緣層上且由多晶材料構成的下電極層和形成在下電極層上且由多晶材料構成的上電極層。下電極層的特征是多晶材料的平均晶粒尺寸大于上電極層多晶材料的平均晶粒尺寸。
優選地，對于多晶材料，使用多晶硅。且優選地，下電極層可以具有小于約50nm的厚度，且上電極層具有小于約200nm的厚度。
絕緣層可以由氧化鋁、氮化鋁、氮氧化鋁和硅化鋁構成。并且，絕緣層可以由選自由氧化物、氮化物、氮氧化物、鋁酸鹽和硅酸鹽構成的組中的一種來構成，它們得自于鋯(Zr)、鉿(Hf)、鉭(Ta)、釔(Y)和鑭系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)。
當使用多晶硅用于多晶材料時，可以使用化學氣相淀積法在落入400℃至600℃范圍內的處理溫度下將下電極層形成為非晶硅層，并在高于600℃的處理溫度下在非晶硅層中引起結晶，結果形成下電極層。
并且，當使用多晶硅用于多晶材料時，多層電極結構還可進一步包括在下電極層和上電極層之間插入的中間電極層，且中間電極層形成為硅/鍺層。
半導體器件可以至少一個金屬氧化物半導體晶體管為特征。在這種情況下，將前述多層結構限定成用于金屬氧化物半導體晶體管的多層柵極電極結構，絕緣層用作柵極絕緣層，下電極層用作下柵極電極層，上電極層用作上柵極電極層。


參考附圖，由以下作出的描述將更加明顯地明白上述目的和其它目的，其中圖1A是硅襯底的部分截面圖，示出了用于制造根據本發明的以互補MOS晶體管為特征的半導體器件第一實施例的制作過程的第一個典型步驟；
圖1B是與圖1A相似的、示出根據本發明制作過程的第二個典型步驟的部分截面圖；圖1C是與圖1B相似的、示出根據本發明制作過程的第三個典型步驟的部分截面圖；圖1D是與圖1C相似的、示出根據本發明制作過程的第四個典型步驟的部分截面圖；圖1E是與圖1D相似的、示出根據本發明制作過程的第五個典型步驟的部分截面圖；圖1F是與圖1E相似的、示出根據本發明制作過程的第六個典型步驟的部分截面圖；圖1G是與圖1F相似的、示出根據本發明制作過程的第七個典型步驟的部分截面圖；圖1H是與圖1G相似的、示出根據本發明制作過程的第八個典型步驟的部分截面圖；圖1I是與圖1H相似的、示出根據本發明制作過程的第九個典型步驟的部分截面圖；圖1J是與圖1I相似的、示出根據本發明制作過程的第十個典型步驟的部分截面圖；圖1K是與圖1J相似的、示出根據本發明制作過程的第十一個典型步驟的部分截面圖；圖1L是與圖1K相似的、示出根據本發明制作過程的第十二個典型步驟的部分截面圖；圖1M是與圖1L相似的、示出根據本發明制作過程的第十三個典型步驟的部分截面圖；圖1N是與圖1M相似的、示出根據本發明制作過程的第十四個典型步驟的部分截面圖；圖1P是與圖1N相似的、示出根據本發明制作過程的第十五個典型步驟的部分截面圖；圖1Q是與圖1P相似的、示出根據本發明制作過程的第十六個典型步驟的部分截面圖；
圖1R是與圖1Q相似的、示出根據本發明制作過程的第十七個典型步驟的部分截面圖；圖1S是與圖1R相似的、示出根據本發明制作過程的第十八個典型步驟的部分截面圖；圖2是用于說明在根據本發明的多層柵極電極結構中所建立的耗盡區的增長特性的曲線圖；圖3是用于說明MOS晶體管中柵極漏電流的曲線圖，其中MOS晶體管以包括高k柵極絕緣層且其上形成多晶電極層的柵極電極結構為特征；圖4是用于說明根據本發明的MOS晶體管中的柵極漏電流的評價的曲線圖；圖5是用于說明根據本發明的MOS晶體管中的柵極閾值電壓的變化的評價的曲線圖；圖6是用于說明根據本發明的MOS晶體管中的柵極閾值電壓滯后現象的評價的曲線圖；圖7是用于說明根據本發明的MOS晶體管中隨時間變化的介電擊穿(TDDB)壽命的評價的曲線圖；圖8是用于說明根據本發明的MOS晶體管中的正向偏置溫度不穩定性(PBTI)壽命的評價的曲線圖；圖9A是硅襯底的部分截面圖，示出了用于制造根據本發明的以互補MOS晶體管為特征的半導體器件第二實施例的制作過程的第一個典型步驟；圖9B是與圖9A相似的、示出根據本發明制作過程的第二個典型步驟的部分截面圖；圖9C是與圖9B相似的、示出根據本發明制作過程的第三個典型步驟的部分截面圖；圖9D是與圖9C相似的、示出根據本發明制作過程的第四個典型步驟的部分截面圖。
具體實施例方式
參考圖1A至1N以及圖1P至1S，現在將闡釋用于制造根據本發明的以互補MOS晶體管為特征的半導體器件第一實施例的制造過程。
首先，如圖1A所示，準備p-型半導體襯底10，例如，得自于p-型單晶硅晶片。通過形成其中的劃片線將半導體襯底的表面分成多個芯片區，在圖1A的截面中示出了一個芯片區的一部分。在該圖中，標記12通常表示元件隔離層，通過使用STI(淺溝隔離)法將其形成在有關芯片區中，以便在芯片區的表面上限定P溝道型MOS晶體管形成區“P-MOS”和N溝道型晶體管形成區“N-MOS”。同時，已經對半導體襯底10進行過熱氧化處理，以便在芯片區的表面上形成犧牲二氧化硅層14。
注意，如果必要，元件隔離層12的形成可以通過使用LOCOS(硅的局部氧化)法進行。
在犧牲二氧化硅層14的形成完成之后，如圖1B所示，在半導體襯底10表面上形成光致抗蝕劑層16，并通過使用光刻工藝和蝕刻工藝構圖，以便將N溝道型MOS晶體管形成區“N-MOS”曝露于外部。然后，將諸如硼離子(B+)等的p型雜質注入到露出的N溝道型MOS晶體管形成區“N-MOS”中，從而在其中制造p型雜質注入區18。注意，可以使用氟化硼(BF2)用于硼離子(B+)的注入。隨后，通過使用灰化工藝、濕法剝離工藝等將已構圖的光致抗蝕劑層16從半導體襯底10的表面除去。
在完成已構圖的光致抗蝕劑層16的去除之后，如圖1C所示，在半導體襯底10上形成光致抗蝕劑層20，并通過使用光刻工藝和蝕刻工藝構圖，以便將P溝道型MOS晶體管形成區“P-MOS”曝露于外部。然后，將諸如磷離子(P+)、砷離子(As+)等的N型雜質注入到露出的P溝道型MOS晶體管形成區“P-MOS”中，從而在其中制造N型雜質注入區22。隨后，通過使用灰化工藝、濕法剝離工藝等將已構圖的光致抗蝕劑層20從半導體襯底10的表面除去。
在完成已構圖的光致抗蝕劑層20的去除之后，對半導體襯底10進行退火處理，其中使注入的P型雜質和N型雜質激活并擴散，以便分別在N溝道型MOS晶體管形成區“N-MOS”和P溝道型MOS晶體管形成區“P-MOS”中將P型雜質注入區18和N型雜質注入區22制造成P型阱區18P和N型阱區22N，如圖1D所示。
在P型和N型阱區18P和22N的制造完成后，對半導體襯底10進行濕法蝕刻工藝，其中蝕刻并從半導體襯底10的表面除去犧牲二氧化硅層14。注意，在該濕法蝕刻工藝中，部分元件隔離層12被蝕刻并去除，從而使半導體襯底10的表面變平。
然后，如圖1E所示，通過使用原子層淀積(ALD)法，在半導體襯底10的平坦表面上形成高k絕緣層24。例如，高k絕緣層24可以形成為氧化鉿(HfO)層。在該情況下，在ALD法中，與氧基一起使用有機鉿源氣體，例如叔丁氧基鉿(Hf(OtBu)4)、乙酰丙酮化鉿(Hf(Acac)4)、二乙基氨鉿(Hf(NEt2)4)，等等。
具體地，將半導體襯底10加熱到約400℃的溫度，將氫從半導體襯底10的表面清除。然后，將半導體襯底10交替地曝露于有機鉿源氣體和氧基，結果在半導體襯底10的表面上形成高k絕緣層或氧化鉿層24。
當需要將高k絕緣層24形成為氮氧化硅鉿(HfSiON)層時，用氮氣替代前述ALD法中的氧基。另外，使用得自于氨的氮基作為氧氣的替代品。并且，當需要將高k絕緣層24形成為氮氧化鉿(HfON)層時，用包含NO、N2O或NO2的氮-氧基氣體替代前述ALD法中的氧基。
高k絕緣層可以形成為氧化鋯(ZrO)層和氮氧化鋯(ZrON)層之一。在該情況下，用有機鋯源氣體替代前述ALD法中的有機鉿源氣體，例如叔丁氧基鋯(Zr(OtBu)4)、乙酰丙酮化鋯(Zr(Acac)4)、二乙基氨鋯(Zr(NEt2)4)，等等。
當將三甲基鋁(TMA:Al(CH3)3)氣體加入前述有機鉿源氣體時，高k絕緣層24形成為鋁酸鉿層。同樣，當將三甲基鋁(TMA:Al(CH3)3)氣體加入前述有機鋯源氣體時，高k絕緣層24形成為鋁酸鋯層。
當將四甲基硅烷氣體加入有機鉿源氣體時，高k絕緣層24形成為硅酸鉿層。同樣，當將四甲基硅烷氣體加入有機鋯源氣體時，高k絕緣層24形成為硅酸鋯層。
在上述ALD法中，當只使用三甲基鋁(TMA:Al(CH3)3)氣體作為源氣體時，高k絕緣層形成為氧化鋁(Al2O3)層。
注意，當然，應當理解可以使用包含其它稀土元素的有機金屬源氣體進行高k絕緣層的形成，該稀土元素有鉭(Ta)、釔(Y)、鑭系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)，等等。
可以使用其它方法進行高k絕緣層的形成，包括反應性濺射工藝或金屬濺射工藝之一，和熱氧化工藝。也就是說，例如，通過使用濺射工藝在半導體襯底10上形成鋁層之后，通過使用熱氧化工藝再形成氧化鋁層。當然，可以形成稀土金屬層作為鋁層的替代品。而且，可以通過使用合適的化學氣相淀積(CVD)法進行高k絕緣層的形成。
在高k絕緣層24的形成完成后，如圖1F所示，通過使用合適的CVD法在落入約400℃至600℃范圍內的低處理溫度下，在高k絕緣層上形成非晶硅層26，借此可以有效地抑制包含在高k絕緣層24中的鋁元素或稀土元素與包含在非晶硅層26中的硅元素之間的反應，結果抑制了高k絕緣層24中陷阱位置的產生。
當非晶硅層26生長到大約50nm的厚度時，將處理溫度升高到大于600℃，以便在非晶硅層26上形成多晶硅層28，如圖1G所示。注意，多晶硅層28的厚度大約為200nm。在多晶硅層28形成期間，大于600℃的處理溫度在非晶硅層26中引起結晶，以使非晶硅層26重組為多晶硅層。
注意，多晶硅層26的特征在于，其平均晶粒尺寸大于在高于600℃的高處理溫度下形成的多晶硅層28的平均晶粒尺寸。簡而言之，在高k絕緣層24上形成以大晶粒尺寸為特征的下部多晶硅層26和以小晶粒尺寸為特征的上部多晶硅層28。
在下部和上部多晶硅層26和28都完成后，如圖1H所示，在上部多晶硅層28上形成光致抗蝕劑層30，并通過使用光刻工藝和蝕刻工藝構圖，以便將N溝道型MOS晶體管形成區“N-MOS”曝露于外部。然后，在露出的N溝道型MOS晶體管形成區“N-MOS”的下部和上部多晶硅層26和28中注入N型雜質，例如磷離子(P+)、砷離子(As+)等。此后，通過使用灰化工藝、濕法剝離工藝等將已構圖的光致抗蝕劑層30從上部多晶硅層28除去。
在已構圖的光致抗蝕劑層30的去除完成后，在上部多晶硅層28上形成光致抗蝕劑層32，并通過使用光刻工藝和蝕刻工藝構圖，以便將P溝道型MOS晶體管形成區“P-MOS”曝露于外部，如圖1I所示。然后，在露出的P溝道型MOS晶體管形成區“P-MOS”的下部和上部多晶硅層26和28中注入P型雜質，例如硼離子(B+)等。注意，可以使用氟化硼(BF2)用于硼離子(B+)的注入。此后，通過使用灰化工藝、濕法剝離工藝等將已構圖的光致抗蝕劑層32從上部多晶硅層28除去，如圖1J所示。
在已構圖的光致抗蝕劑層32的去除完成后，對半導體襯底10進行退火處理，其中N型和P型雜質被激活并擴散到下部和上部多晶硅層26和28中，從而減小了多晶硅層26和28二者的電阻。注意，在退火期間，由于下部多晶硅層26的大晶粒尺寸，因此可以抑制雜質在高k絕緣層24中的擴散，結果抑制了高k絕緣層24中缺陷的產生。
在退火處理完成后，通過光刻工藝和蝕刻工藝構圖高k絕緣層24和兩個多晶硅層26和28，以便在各P型和N型阱區18P和22N的表面上限定柵極電極結構34和36，如圖1K所示。
柵極電極結構34獲得多層結構，包括得自于高k絕緣層24的高k柵極絕緣層34A、得自于多晶硅層26的第一柵極電極層34B和得自于多晶硅層28的第二柵極電極層34C，第一和第二柵極電極層34B和34C以擴散其中的P型雜質為特征。
類似的，柵極電極結構36獲得多層結構，包括得自于高k絕緣層24的高k柵極絕緣層36A、得自于多晶硅層26的第一柵極電極層36B和得自于多晶硅層28的第二柵極電極層36C，第一和第二柵極電極層36B和36C以擴散其中的P型雜質為特征。
在柵極電極結構34和36的限定完成后，如圖1L所示，在半導體襯底10的表面上形成光致抗蝕劑層38，并通過使用光刻工藝和蝕刻工藝構圖，以便將N溝道型MOS晶體管形成區“N-MOS”曝露于外部。然后，通過使用柵極電極結構34為掩模在P型阱區中注入N型雜質，例如磷離子(P+)、砷離子(As+)等，從而在其中制造N型雜質注入區。此后，通過使用灰化工藝、濕法剝離工藝等將已構圖的光致抗蝕劑層38從半導體襯底10的表面除去。
在已構圖的光致抗蝕劑層38的去除完成后，如圖1M所示，在襯底10的表面上形成光致抗蝕劑層42，并通過使用光刻工藝和蝕刻工藝構圖，以便將P溝道型MOS晶體管形成區“PMOS”曝露于外部。然后，通過使用柵極電極結構36為掩模在N型阱區中注入P型雜質，例如硼離子(B+)等，從而在其中制造P型雜質注入區44。注意，可以使用氟化硼(BF2)用于硼離子(B+)的注入。此后，通過使用灰化工藝、濕法剝離工藝等將已構圖的光致抗蝕劑層42從半導體襯底10的表面除去。
在已構圖的光致抗蝕劑層42的去除完成后，對半導體襯底10進行退火處理，其中注入的N型雜質和P型雜質被激活并擴散到各P型和N型阱區18P和22N中，從而產生N型雜質注入區40和P型雜質注入區44，作為P型和N型阱區18P和22N中的各輕摻雜漏極(LDD)區40N和44P，如圖1N所示。
該退火處理可以在氮氣氛和氮/氧氣氛下、在800℃至1,000℃的處理溫度下、超過0秒到10秒的退火時間下進行。通常，將退火時間限定為一個時間，其從氣體溫度達到800℃至1,000℃范圍內的預定溫度時開始計算，且由此確定的退火時間可以等于0。將其中退火時間設置為0秒的退火處理稱為尖峰(spike)退火處理。也就是說，在尖峰退火處理中，處理溫度一達到預定溫度，就將其降低。
注意，在退火處理期間(圖1N)，由于存在具有大晶粒尺寸特征的第一柵極電極層34B和36B，因此可以抑制高k絕緣層34A和34B中雜質的擴散。
在退火處理(圖1N)完成后，通過使用合適的CVD工藝在半導體襯底10的表面上形成由合適的絕緣材料，例如二氧化硅、氮化硅等構成的絕緣層(未示出)，并以周知的方式回蝕，以便在各柵極電極結構34和36的周邊側面上形成側壁46，如圖1P所示。
在側壁46的形成完成后，如圖1Q所示，在半導體襯底10的表面上形成光致抗蝕劑層48，并通過使用光刻工藝和蝕刻工藝構圖，以便將N溝道型MOS晶體管形成區“N-MOS”曝露于外部。然后，通過使用柵極電極結構34的側壁46為掩模，在P型阱區18P中注入N型雜質，例如磷離子(P+)、砷離子(As+)等，從而在其中制造N型雜質注入區50。此后，通過使用灰化工藝、濕法剝離工藝等從半導體襯底10的表面除去已構圖的光致抗蝕劑層48。
在已構圖的光致抗蝕劑層48的去除完成后，如圖1R所示，在半導體襯底10的表面上形成光致抗蝕劑層52，并通過使用光刻工藝和蝕刻工藝構圖，以便將P溝道型MOS晶體管形成區“P-MOS”曝露于外部。然后，通過使用柵極電極結構36的側壁40為掩模，在N型阱區22N中注入P型雜質，例如硼離子(B+)等，從而在其中制造P型雜質注入區54。注意，可以使用氟化硼(BF2)用于硼離子(B+)的注入。此后，通過使用灰化工藝、濕法剝離工藝等從半導體襯底10的表面除去已構圖的光致抗蝕劑層52。
在已構圖的光致抗蝕劑層52的去除完成后，對半導體襯底10進行退火處理，其中注入的N型雜質和P型雜質被激活并在各P型和N型阱區18P和22N中擴散，以便在P型阱區18P中將各N型雜質注入區50制造成源極區50S和漏極區50D，并在N型阱區22N中將各P型雜質擴散區54制造成源極區54S和漏極區54D。
注意，在退火處理(圖1S)期間，由于存在具有大晶粒尺寸特征的第一柵極電極層34B和36B，因此可以抑制高k柵極絕緣層34A和36A中雜質的擴散。
此后，通過使用合適的CVD工藝在半導體襯底10的表面上形成絕緣夾層(未示出)，并在絕緣夾層中形成接觸栓(未示出)，以便電連接到源極區(50S，54S)和漏極區(50D，54D)。然后，對半導體襯底10進行各種用于形成布置其上的多層布線的工藝，并且然后進行分割工藝，其中沿劃片線將其切割，借此將半導體期間彼此分開，結果完成根據本發明的半導體器件第一實施例的制造。
通常，易于在柵極電極和柵極絕緣層之間的界面中建立耗盡區，結果造成MOS晶體管性能的退化。耗盡區的寬度依賴于柵極電極層的電阻。也就是說，柵極電極層的電阻越大，建立在柵極電極層和柵極絕緣層之間的界面中的耗盡區越寬。
在上述實施例中，由于第一柵極電極層(34B，36B)的晶粒尺寸大于第二柵極電極層(34C，36C)的晶粒尺寸，因此，第一柵極電極層(34B，36B)具有大于第二柵極電極層(34C，36C)的電阻。由此，第一柵極電極層(34B，36B)的厚度對抑制高k絕緣層(34A，36A)和第一柵極電極層(34B，36B)之間的界面中產生耗盡非常有效。
為了研究第一柵極電極層(34B，36B)的厚度與耗盡區寬度之間的關系，本發明人進行了一個測試。
在圖2的曲線中示出了測試結果。在該曲線中，橫坐標表示第一柵極電極層(34B，36B)厚度的變化，且縱坐標表示耗盡區寬度的增長，該耗盡區建立在高k絕緣層(34A，36A)和直接形成其上的第二柵極電極層(34C，36C)之間的界面中。也就是說，當第一柵極電極層(34B，36B)沒有插在高k絕緣層(34A，36A)和第二柵極電極層(34C，36C)之間時，耗盡區寬度的增長自然為0％。
如圖2所明示的，第一柵極電極層(34B，36B)的厚度越厚，耗盡區寬度的增長就越大。例如，當第一柵極電極層(34B，36B)具有50nm的厚度時，耗盡區的增長約為5％。
當考慮到MOS晶體管的性能時，耗盡區寬度的5％的增長是可允許的。由此，在上述實施例中，第一柵極電極層(34B，36B)的厚度不應超過約50nm。
另一方面，優選的是第二柵極電極層34C和36C變得更厚，以便使第一和第二柵極電極層(34B和34C；以及36B和36C)的二者電阻更小。也就是說，第二柵極電極層的厚度越薄，對第一和第二柵極電極層(34B和34C；以及36B和36C)二者的電阻來說第一柵極電極層(34B，36B)電阻的影響就越大。
不過，第二柵極電極層(34C，36C)的厚度不應超過約200nm，以便可以容易地進行柵極電極結構34和36的形成。也就是說，當多晶硅層38的厚度超過約200nm時，難以通過使多晶硅層38受到蝕刻工藝(圖1K)來形成柵極電極結構34和36。
并且，本發明人進行了各種測試以評價根據本發明的半導體器件，如下所述。
對于柵極漏電流的評價當由于其中雜質的擴散而在高k柵極絕緣層(34A，36A)中產生缺陷時，它們引起柵極漏電流。由此，在將根據本發明的MOS晶體管的性能評價為優良之前，應當抑制柵極漏電流。
首先，制造多個參考樣品，且每個參考樣品以柵極電極結構為特征，其包括高k(HfSiON)柵極絕緣層和形成其上的多晶硅電極層。將參考樣品分成兩組第一組受到小數量的磷(P)劑量，而第二組受到大數量的磷(P)劑量。
注意，高k(HfSiON)柵極絕緣層具有與具有1.6nm厚度的二氧化硅層相同的厚度。
對于包括第一和第二組參考樣品的每一個測量柵極漏電流。在圖3的曲線圖中示出了測試結果。在該曲線圖中，橫坐標表示柵極漏電流，且縱坐標表示積累可能性。并且，符號“○”表示所測得的包含在第一組中的參考樣品的柵極漏電流，而符號“□”表示所測得的包含在第二組中的參考樣品的柵極漏電流。
如圖3的曲線圖所明示的，當P型雜質劑量的數值增大時，柵極漏電流的數量增大，如圖3的曲線圖中箭頭所表示的。簡而言之，該測試結果證明，由于磷的劑量而在高k(HfSiON)柵極絕緣層中產生的缺陷引起了柵極漏電流。
隨后，制造組A的電容樣品和組B的電容樣品。注意，包含在組A和B中的每個電容樣品都具有約1mm的面積尺寸。
包含在組A中的每個電容樣品以電極結構為特征，其包括相當于高k柵極絕緣層(34A，36A)的電介質(HfSiON)層和形成其上的且相當于第二柵極電極層(34C，36C)的電極層包含在組B中的每個電容樣品以電極結構為特征，其等于柵極電極結構(34，36)。也就是說，該電極結構包括相當于高k柵極絕緣層(34A，36A)的電介質(HfSiON)層、形成在電介質層上且相當于第一柵極電極層(34B，36B)的第一電極層和形成在第一電極層上且相當于第二柵極電極層(34C，36C)的第二電極層。
組A和B受到一定數量的磷劑量。然后，通過向電容樣品施加-1伏的電壓，對包含在組A和B中的每個電容樣品測量漏電流。圖4的曲線圖示出了測試結果。在該曲線圖中，橫坐標表示漏電流，且縱坐標表示分布的積累可能性。并且符號“○”表示所測得的包含在組A中的電容樣品的漏電流，符號“●”表示所測得的包含在組B中的電容樣品的漏電流。
如圖4的曲線圖所明示的，與包含在組A中的電容樣品的漏電流相比，包含在組B中的電容樣品的漏電流變小。由此，該測試證明，可以在根據本發明的MOS晶體管中有效地抑制柵極漏電流。
對于柵極閾值電壓的變化的評價當高k柵極絕緣層(34A，36A)中產生陷阱位置時，由于電子被陷阱為止俘獲而使柵極閾值電壓變化。由此，在將根據本發明的MOS晶體管的性能評價為優良之前，需要抑制柵極閾值電壓的變化。
首先，制造組A的N溝道型MOS晶體管樣品，將其分成多個小組。這些N溝道型MOS晶體管的每一個以柵極電極結構為特征，其包括高k(HfSiON)柵極絕緣層和相當于第二柵極電極層34C的柵極電極層。
在組A中，包含在組A的各小組中的MOS晶體管的每個柵極電極結構受到彼此基本相同的磷劑量值，但是組A的小組可以在磷劑量的數值上彼此區別，屬于包含在一個小組中的MOS晶體管的柵極電極結構的磷劑量的數值與屬于包含在另一個小組中的MOS晶體管的柵極電極結構不同。
并且，通過使用根據本發明的制造方法制造組B的N溝道型MOS晶體管樣品，將其分成多個小組。也就是說，這些N溝道型MOS晶體管樣品的每一個以柵極電極結構為特征，其等于柵極電極結構34。也就是說，該柵極電極包括相當于高k柵極絕緣層34A的高k(HfSiON)柵層、形成在第一柵極電極層上且相當于第一柵極電極層34B的第一電極層和形成在第一電極層上且相當于第二柵極電極層34C的第二電極層。
注意，在組A和B中，高k(HfSiON)柵極絕緣層具有與具有1.6nm厚度的二氧化硅層相等的厚度。
與前述組A相似，在組B中，包含在組B各小組中的MOS晶體管的每個柵極電極結構受到彼此基本相同的磷劑量數值，但是組B的小組可以在磷劑量的數值上彼此區別，屬于包含在一個小組中的MOS晶體管的柵極電極結構的磷劑量的數值與屬于包含在另一個小組中的MOS晶體管的柵極電極結構不同。
對包含在組A和B中的MOS晶體管樣品測量柵極閾值電壓。圖5的曲線圖中示出了測試結果。在該曲線圖中，橫坐標表示磷劑量的數量，且縱坐標表示柵極閾值電壓的變化。注意，在橫坐標中，“MIN”表示磷劑量的最小數量；“INT1”表示磷劑量的中間數量；“INT2”表示磷劑量的中間數量。并且，符號“○”表示所測得的包含在組A中的MOS晶體管樣品的柵極閾值電壓，符號“●”表示所測得的包含在組B中的MOS晶體管樣品的柵極閾值電壓。
如從圖5的曲線圖中所明示的，包含在組B的小組中的MOS晶體管的柵極閾值電壓基本不變，其特征在于，磷劑量的數量落入磷劑量的最小數量“MIN”和磷劑量的中間數量“INT1”之間的范圍內。相反地，包含在組A中的MOS晶體管的柵極閾值電壓顯著變化，其特征在于磷劑量的中間數量“INT1”。該測試結果證明，根據本發明可以有效地抑制柵極閾值電壓的變化。
對于柵極滯后特性的評價當高k柵極絕緣層(34A，36A)中產生陷阱位置時，由于電子被陷阱位置俘獲而使柵極閾值電壓表現出滯后特性。當然，在將根據本發明的MOS晶體管評價為優良之前應當將滯后特性的寬度變小。
首先，制造組A的N溝道型MOS晶體管樣品。這些N溝道型MOS晶體管樣品的每一個的特征在于柵極電極結構，其包括高k(HfSiON)柵極電極層和相當于第二柵極電極層34C的柵極電極層。這些柵極電極結構的每一個受到一個磷劑量(P)的數量。
同時，通過使用根據本發明的制造方法制造組B的N溝道型MOS晶體管樣品。也就是說，這些N溝道型MOS晶體管樣品的每一個的特征在于柵極電極結構，其等于柵極電極結構34。也就是說，柵極電極包括相當于高k柵極絕緣層34A的高k(HfSiON)柵層、形成在第一柵極電極層上并相當于第一柵極電極層34B的第一電極層和形成在第一電極層上并相當于第二柵極電極層34C的第二電極層。這些柵極電極結構的每一個受到與包含在組A中的MOS晶體管的柵極電極結構基本相同數量的磷劑量。
注意，在組A和B中，高k(HfSiON)柵極絕緣層具有與具有1.6nm厚度的二氧化硅層相等的厚度。
向包含在組A和B中的每個MOS晶體管施加-2伏的柵極電壓，并逐漸升高到+2伏。然后，將柵極電壓從+2伏逐漸降低到-2伏。在-2伏和+2伏之間改變柵極電壓的同時，通過使用電容/電壓測量法測量滯后特性的寬度。圖6的柱狀圖示出了測試結果。如從該柱狀圖中所明示的，與包含在組A中的MOS晶體管相比，包含在組B中的MOS晶體管的滯后特性寬度變小了-40％。由此，該測試結果證明，根據本發明可以顯著提高滯后特性。
對TDDB壽命的評價雖然向柵極電極大于介電擊穿電壓的電壓自然會引起柵極絕緣層的介電擊穿，但是通過對柵極電極連續施加小于介電擊穿電壓的電壓時也可能發生柵極絕緣層的介電擊穿。將連續向柵極電極施加小于介電擊穿電壓的電壓直到發生柵極絕緣層的介電擊穿為止的時間周期定義為隨時間變化的介電擊穿(TDDB)壽命。
當高k柵極絕緣層(34A，36A)中產生缺陷和陷阱位置時，TDDB壽命可能會過早的縮短。由此，在將根據本發明的MOS晶體管的性能評價為優良之前，必須盡可能地延長TDDB壽命。
首先，制造組A的N溝道型MOS晶體管樣品。這些N溝道型MOS晶體管樣品的每一個的特征在于柵極電極結構，其包括高k(HfSiON)柵極電極層和相當于第二柵極電極層34C的柵極電極層。這些柵極電極結構的每一個受到一個磷劑量(P)的數量。
同時，通過使用根據本發明的制造方法制造組B的N溝道型MOS晶體管樣品。也就是說，這些N溝道型MOS晶體管樣品的每一個的特征在于柵極電極結構，其等于柵極電極結構34。也就是說，柵極電極包括相當于高k柵極絕緣層34A的高k(HfSiON)柵層、形成在第一柵極電極層上并相當于第一柵極電極層34B的第一電極層和形成在第一電極層上并相當于第二柵極電極層34C的第二電極層。這些柵極電極結構的每一個具有與包含在組A中的MOS晶體管的柵極電極結構基本相同數量的磷劑量。
注意，在組A和B中，高k(HfSiON)柵極絕緣層具有與具有1.6nm厚度的二氧化硅層相等的厚度。
對包含在組A中的MOS晶體管在110℃的氣體溫度下進行TDDB壽命測試。在該TDDB壽命測試中，將組A分成兩組第一組MOS晶體管，其每一個經受連續施加的2.4伏的柵極電壓作為應力電壓；且第二組MOS晶體管，其每一個經受施加的2.6伏的柵極電壓作為應力電壓。
類似的，對包含在組B中的MOS晶體管在110℃的氣體溫度下進行TDDB壽命測試。在該TDDB壽命測試中，將組B分成兩組第一小組MOS晶體管，其每一個經受連續施加的2.4伏的柵極電壓作為應力電壓；和第二小組MOS晶體管，其每一個經受施加的2.6伏的柵極電壓作為應力電壓。
在圖7的曲線圖中示出了測試結果。在該曲線圖中，橫坐標表示TDDB壽命的時間(Tbd)，且縱坐標表示TDDB壽命的分布。并且，符號“○”表示所測得的包含在組A中的MOS晶體管樣品的TDDB壽命，且符號“●”表示所測得的包含在組B中的MOS晶體管樣品的TDDB壽命。如從圖7的曲線圖所明示的，該測試結果證明，與包含在組A中的MOS晶體管相比，包含在組B中的MOS晶體管TDDB壽命延長了。
對PBTI壽命的評價當向柵極電極連續施加應力電壓時，MOS晶體管的特性會波動。對柵極電極連續施加應力電壓直到MOS晶體管的特性波動超過標稱范圍可允許的限度為止(例如10％)，將這個時間周期定義為正向偏置溫度可靠性(PBTI)壽命。
當高k柵極絕緣層(34A，36A)中產生缺陷和陷阱位置時，會使PBTI壽命過早地縮短。由此，在將根據本發明的MOS晶體管的性能評價為優良之前，必須盡可能地延長PBTI壽命。
首先，制造組A的N溝道型MOS晶體管樣品。這些N溝道型MOS晶體管樣品的每一個的特征在于柵極電極結構，其包括高k(HfSiON)柵極電極層和相當于第二柵極電極層34C的柵極電極層。這些柵極電極結構的每一個受到一個磷劑量(P)的數量。
同時，通過使用根據本發明的制造方法制造組B的N溝道型MOS晶體管樣品。也就是說，這些N溝道型MOS晶體管樣品的每一個的特征在于柵極電極結構，其等于柵極電極結構34。也就是說，柵極電極包括相當于高k柵極絕緣層34A的高k(HfSiON)柵層、形成在第一柵極電極層上并相當于第一柵極電極層34B的第一電極層和形成在第一電極層上并相當于第二柵極電極層34C的第二電極層。這些柵極電極結構的每一個受到與包含在組A中的MOS晶體管的柵極電極結構基本相同數量的磷劑量。
注意，在組A和B中，高k(HfSiON)柵極絕緣層具有與具有1.6nm厚度的二氧化硅層相等的厚度。
對包含在組A中的MOS晶體管在110℃的氣體溫度下進行PBTI壽命測試。在該PBTI壽命測試中，將組A分成三組第一小組MOS晶體管，其每一個經受連續施加的1.3伏的柵極電壓作為應力電壓；第二小組MOS晶體管，其每一個經受施加的1.5伏的柵極電壓作為應力電壓；和第三小組MOS晶體管，其每一個經受施加的1.8伏的柵極電壓作為應力電壓。
類似的，對包含在組B中的MOS晶體管在110℃的氣體溫度下進行PBTI壽命測試。在該TDDB壽命測試中，將組B分成三組第一小組MOS晶體管，其每一個經受連續施加的1.3伏的柵極電壓作為應力電壓；第二小組MOS晶體管，其每一個經受施加的1.5伏的柵極電壓作為應力電壓；和第三小組MOS晶體管，其每一個經受施加的1.8伏的柵極電壓作為應力電壓。
在圖8的曲線圖中示出了測試結果。在該曲線圖中，橫坐標表示施加到MOS晶體管柵極電極的應力電壓(Vdd)，且縱坐標表示MOS晶體管的PBTI壽命。并且，符號“○”表示所測得的包含在組A中的MOS晶體管樣品的PBTI壽命，且符號“●”表示所測得的包含在組B中的MOS晶體管樣品的PBTI壽命。如從圖8的曲線圖所明示的，該測試結果證明，與包含在組A中的MOS晶體管相比，包含在組B中的MOS晶體管PBTI壽命延長了。
接著，下面將參考圖9A至9D闡明用于制造根據本發明的以互補MOS晶體管為特征的半導體器件第二實施例的制造工藝。
在圖9A中，標記56表示例如得自于p-型單晶硅晶片的p-型半導體襯底。類似于前述半導體襯底10，通過在其中形成劃片線將半導體襯底56的表面分成多個芯片區，在圖9A的截面中示出了一個芯片區的一部分。在該圖中，標記58通常表示元件隔離層，通過STI(淺溝隔離)法將其形成在芯片區有關芯片區中，以便在芯片區的表面上限定P溝道型MOS晶體管形成區“P-MOS”和N溝道型晶體管形成區“N-MOS”。
已經參考圖1A至1E的情況以實質上相同的方式處理了半導體襯底56。由此，半導體襯底56包括制作其中的P型阱區60P和N型阱區62N，以及形成在其表面上的高k絕緣層64。簡而言之，圖9A相當于圖1E。
在高k絕緣層64的形成完成后，如圖9B所示，通過使用合適的CVD法、在約400℃至約600℃范圍內的低處理溫度下，在高k絕緣層64上形成非晶硅層66，借此可以有效地抑制包含在高k絕緣層64中的鋁元素或稀土元素與包含在非晶硅層66中的硅元素之間的反應，結果抑制了高k絕緣層64中陷阱位置的產生。注意，在非晶硅層66形成期間，在所進行的CVD法中將硅烷氣體(SiH4或Si2H6)引入CVD反應室中。
當非晶硅層66生長到至多50nm時，另外將鍺烷(GeH4)氣體引入到CVD反應室中，從而在非晶硅層66上形成硅/鍺(SiGe)層68，如圖9B所示。注意，由于前文中所述的原因，非晶硅層66的厚度不應超過50nm。
當硅/鍺層68生長到至多100nm的厚度時，停止另外引入的鍺烷(GeH4)氣體，并將處理溫度升高到600℃以上，以便在硅/鍺層68上形成多晶硅層70，直到多晶硅層70生長到至多100nm為止，如圖9C所示。在多晶硅層70形成期間，600℃以上的處理溫度在非晶硅層66中引起結晶，以致于非晶硅層66重組為多晶硅層。注意，由于前文所述的原因，硅/鍺層68和多晶硅層70的厚度不應超過200nm。
注意，類似于上述第一實施例，下部多晶硅層66的特征在于其平均晶粒尺寸大于在600℃以上的高處理溫度下形成上部多晶硅層70的平均晶粒尺寸。
在下部多晶硅層66形成后，完成中間硅/鍺層68和多晶硅層70，以實質上與圖1H至1N以及圖1P至1S所述的相同方式進一步處理半導體襯底56。
具體地，在相當于步驟圖1H的步驟中，在N溝道型MOS晶體管形成區“N-MOS”的層66、68和70中注入N型雜質，例如磷離子(P+)、砷離子(As+)等。并且，在相當于圖1L的步驟中，在P溝道型MOS晶體管形成區(P-MOS)的層66、68和70中注入P型雜質，例如硼離子(B+)等。此后，對半導體襯底56進行退火處理，其中N型和P型雜質被激活并在層66、68和70中擴散，從而減小了層66、68和70的電阻。注意，在第二實施例中，在退火處理期間，由于中間硅/鍺層68中鍺原子(Ge)的存在，可以提高雜質的激活率，由此可以有效地實現層66、68和70的電阻的減小。
類似于上述第一實施例，在退火工藝期間，由于下部多晶硅層64的大晶粒尺寸，因此可以抑制高k絕緣層64中雜質的擴散，結果抑制了高k絕緣層64中缺陷的產生。
并且，在相當于圖1K步驟的步驟中，在各P型和N型阱區60P和62N的表面上限定柵極電極結構72和74。
在第二實施例中，柵極電極結構72獲得了多層結構，其包括得自于高k絕緣層64的高k柵極絕緣層72A、得自于下部多晶硅層66的第一柵極電極層72B、得自于中間硅/鍺層68的第二柵極電極層72C和得自于上部多晶硅層70的第三柵極電極層72D，且第一、第二和柵極電極層72B、72C和72D的特征在于在其中擴散N型雜質。
類似的，柵極電極結構74獲得了多層結構，其包括得自于高k絕緣層64的高k柵極絕緣層74A、得自于下部多晶硅層66的第一柵極電極層74B、得自于中間硅/鍺層68的第二柵極電極層74C和得自于上部多晶硅層70的第三柵極電極層74D，且第一、第二和柵極電極層74B、74C和74D的特征在于在其中擴散P型雜質。
而且，在相當于圖1L至1N步驟的步驟中，通過使用柵極電極結構72為掩模在P型阱區60P中制造LDD區76N，并通過使用柵極電極結構74為掩模在N型阱區62N中制造LDD區78P。
此后，在相當于圖1P步驟的步驟中，早每個柵極電極結構72和74的周邊側面上形成側壁80。然后，在相當于1Q至1S步驟的步驟中，通過使用柵極電極結構72的側壁80為掩模在P型阱區60P中制造源極和漏極區82S和82D，并通過使用柵極電極結構74的側壁80為掩模在N型阱區62N中制造源極和漏極區84S和84D。
此后，通過使用合適的CVD法在半導體襯底56的表面上形成絕緣夾層(未示出)，并在絕緣夾層中形成接觸栓(未示出)，以便電連接到源極區(82S，84S)和漏極區(82D，84D)。然后，對半導體襯底56進行各種用于形成布置其上的多層布線的工藝，然后進行分割工藝，其中沿劃片線將其切割，借此將半導體器件彼此分開，結果完成根據本發明的半導體器件第二實施例的制造。
最后，對本領域技術人員來說將理解，前面的描述是器件的優選實施例，在不脫離其精神和范圍的情況下，可以對本發明進行各種改變和修改。
權利要求
1.一種半導體器件，包括半導體襯底(10；56)；和提供在所述半導體襯底表面上的至少一個電極結構(34，36；72，74)，其中所述電極結構構造成多層電極結構，包括絕緣層(34A，36A；72A，74A)，其形成在所述半導體襯底的表面上，并由顯現出大于二氧化硅的介電常數的介電材料構成；形成在所述絕緣層上并由多晶材料構成的下電極層(34B，36B；72B，74B)；形成在所述下電極層上并由多晶材料構成的上電極層(36C，36C；72D，74D)，所述下電極層的特征在于其多晶材料的平均晶粒尺寸大于所述上電極層多晶材料的平均晶粒尺寸。
2.如權利要求1所述的半導體器件，其中所述多晶材料是多晶硅。
3.如權利要求1所述的半導體器件，其中所述下電極層(34B，36B；72B，74B)具有小于約50nm的厚度。
4.如權利要求1所述的半導體器件，其中所述上電極層(34B，36B；72D，74D)具有小于約200nm的厚度。
5.如權利要求1所述的半導體器件，其中所述絕緣層(34A，36A；72A，74A)由氧化鋁、氮化鋁、氮氧化鋁和硅化鋁構成。
6.如權利要求1所述的半導體器件，其中所述絕緣層(34A，36A；72A，74A)由選自由氧化物、氮化物、氮氧化物、鋁酸鹽和硅酸鹽構成的組中的一種來構成，它們得自于鋯(Zr)、鉿(Hf)、鉭(Ta)、釔(Y)和鑭系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)。
7.如權利要求2所述的半導體器件，其中通過使用化學氣相淀積法在落入400℃至600℃范圍內的處理溫度下將所述下電極層(34B，36B；72B，74B)形成為非晶硅層，并在高于600℃的處理溫度下在所述非晶硅層中引起結晶，結果形成所述下電極層。
8.如權利要求2所述的半導體器件，其中所述多層電極結構(72，74)還進一步包括在所述下電極層(72B，74B)和所述上電極層(72D，74D)之間插入的中間電極層(72C，74C)，且所述中間電極層形成為硅/鍺層。
9.如權利要求8所述的半導體器件，其中所述下電極層(72B，74B)具有小于約50nm的厚度，且所述中間電極層(72C，74C)和所述上電極層(72D，74D)二者具有小于約200nm的厚度。
10.如權利要求1所述的半導體器件，特征在于至少一個金屬氧化物半導體晶體管，其中所述多層電極結構限定為用于所述金屬氧化物半導體晶體管的多層柵極電極結構，所述絕緣層(34A，36A；72A，74A)用作柵極絕緣層，所述下電極層(34B，36B；72B，74B)用作下柵極電極層，所述上電極層(34C，36C；72D，74D)用作上柵極電極層。
11.如權利要求10的半導體器件，其中所述多晶材料是多晶硅。
12.如權利要求10所述的半導體器件，其中所述下柵極電極層(34B，36B；72B，74B)具有小于約50nm的厚度。
13.如權利要求10所述的半導體器件，其中所述上柵極電極層(34B，36B；72D，74D)具有小于約200nm的厚度。
14.如權利要求10所述的半導體器件，其中所述柵極絕緣層(34A，36A；72A，74A)由氧化鋁、氮化鋁、氮氧化鋁和硅化鋁構成。
15.如權利要求10所述的半導體器件，其中所述柵極絕緣層(34A，36A；72A，74A)由選自由氧化物、氮化物、氮氧化物、鋁酸鹽和硅酸鹽構成的組中的一種來構成，它們得自于鋯(Zr)、鉿(Hf)、鉭(Ta)、釔(Y)和鑭系元素(La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)。
16.如權利要求11所述的半導體器件，其中通過使用化學氣相淀積法在落入400℃至600℃范圍內的處理溫度下將所述下柵極電極層(34B，36B；72B，74B)形成為非晶硅層，并在高于600℃的處理溫度下在所述非晶硅層中引起結晶，結果形成所述下柵極電極層。
17.如權利要求11所述的半導體器件，其中所述多層電極結構(72，74)還進一步包括在所述下柵極電極層(72B，74B)和所述上柵極電極層(72D，74D)之間插入的中間柵極電極層(72C，74C)，且所述中間柵極電極層形成為硅/鍺層。
18.如權利要求17所述的半導體器件，其中所述下柵極電極層(72B，74B)具有小于約50nm的厚度，且所述中間柵極電極層(72C，74C)和所述上柵極電極層(72D，74D)二者具有小于約200nm的厚度。
全文摘要
在包括半導體襯底(10；56)的半導體器件中，在半導體襯底上提供至少一個電極結構(34，36；72，74)。將電極結構構造成多層電極結構，其包括形成在半導體襯底表面上并由所顯現的介電常數大于二氧化硅的介電材料構成的絕緣層(34A，36A；72A，74A)、形成在絕緣層上并由多晶硅構成的下電極層(34B，36B；72B，74B)、和形成在下電極層上并由多晶硅構成的上電極層(34C，36C；72C，72D)。下電極層的特征在于，其多晶硅的平均晶粒尺寸大于上電極層多晶硅的平均晶粒尺寸。
文檔編號H01L21/8238GK1665024SQ20051005173
公開日2005年9月7日 申請日期2005年3月1日 優先權日2004年3月1日
發明者益岡有里, 君塚直彥 申請人:恩益禧電子股份有限公司