專利名稱：集成電路或分立元件平面圍圈凸點式封裝結構的制作方法
技術領域：
本發明涉及一種集成電路或分立元件，具體涉及一種集成電路或分立元件平面圍圈凸點式封裝結構。屬集成電路或分立元件封裝技術領域。
背景技術：
在本發明作出以前，傳統的集成電路或分立元件封裝形式主要有四邊無腳表面貼片式封裝(QFN)以及球形陣列式封裝(BGA)兩種，它們各自存在一定的不足，現分述如下
發明內容
本發明的目的在于克服上述不足，提供一種生產順暢、良率提高，成本低廉，品質優良，可靠性高，散熱性高的集成電路或分立元件平面圍圈凸點式封裝結構。
本發明的目的是這樣實現的一種集成電路或分立元件平面圍圈凸點式封裝結構，包括基島、芯片、功能輸出腳以及塑封體，所述的功能輸出腳分布于基島的外圈，芯片放置于基島上，其特征在于所述的塑封體外部的基島和功能輸出腳凸出于塑封體表面；所述的基島有單個基島或多個基島；所述的功能輸出腳有單圈或/和多圈；
所述的芯片有單個或多個。
與現有技術相比，本發明采用平面凸點陣列式封裝(FBP BGA)具有如下優點一、基島與芯片的搭配形式金屬基板采用半蝕刻的方式再搭配線路整理層后，同樣可以做到單基島單芯片、單基島多顆芯片，在同一封裝體內同樣可以做到多基島、多顆芯片等放置方式；而且金屬基板的成本較低。塑膠電路基板的成本要比平面凸點陣列式封裝的金屬基板材料成本至少高出兩倍以上。
二、塑封體外部功能輸出腳的分別方式金屬基板采用兩次蝕刻的方式可以輕松達到塑封體外部功能輸出腳的多種分布方式，如單圈、多圈等，且成本較低。
三、塑封體外部功能輸出腳的凸出性能金屬基板采用兩次蝕刻的方式可以輕松達到塑封體外部的功能輸出腳凸出于塑封體的表面。
四、基島與功能輸出腳的共面能力金屬基板采用兩次蝕刻的方式確保了基島與功能輸出腳的絕對共面性，而且也絕對不會有功能輸出腳掉、缺、凹陷的問題產生。
五、基島露出塑封體底部的散熱能力金屬基板采用二次蝕刻的方式使散熱用的基島直接露出并凸出于塑封體的底部，基島與功能輸出腳一起焊接在印刷電路板上；所以，在利用空氣進行散熱的同時，還可以將芯片因電能而轉成的熱能直接而迅速的透過印刷電路板消散出去。
六、多圈輸出功能腳可以根據產品的需要封裝成多圈功能輸出腳的集成電路；相比較單顆芯片獨立封裝而言，它可以省下一顆甚至多顆封裝體的空間。
圖1為本實用新型的橫截面示意圖。
圖2(a)、(b)分別為本發明的實施例2平面和O-O立面布置圖。
圖3(a)、(b)分別為本發明的實施例4平面和O-O立面布置圖。
圖4(a)、(b)分別為本發明的實施例13平面和O-O立面布置圖。
圖5(a)、(b)分別為本發明的實施例14平面和O-O立面布置圖。
圖6(a)、(b)分別為本發明的實施例15平面和O-O立面布置圖。
圖7(a)、(b)分別為本發明的實施例16平面和O-O立面布置圖。
具體實施例方式參見圖1，一種集成電路或分立元件平面圍圈凸點式封裝結構，主要由基島1、芯片2、功能輸出腳3、金線4以及塑封體5組成。所述的功能輸出腳3分布于基島1的外圈，所述的芯片2放置于基島1上。金線4連接于芯片2與功能輸出腳3之間，所述的基島1、芯片2、功能輸出腳3和金線4均用塑封體5包封，并使塑封體外部的基島1和功能輸出腳3凸出于塑封體5表面。所述的功能輸出腳3自內至外依次包括金屬層3.1、活化層3.2、金屬基板層3.3、活化層3.4和金屬層3.5。功能輸出腳3凸出于塑封體5的表面被外層活化層3.4和外層金屬層3.5包覆。所述的基島1自內至外依次包括金屬層1.1、活化層1.2、金屬基板層1.3、活化層1.4和金屬層1.5，基島1凸出于塑封體5的表面被外層活化層1.4和外層金屬層1.5包覆。
所述的基島1有單個基島或多個基島；所述的功能輸出腳3有單圈或/和多圈分布；所述的芯片2有單顆或多顆。
另外上述實施例1還可以有幾種特例1)功能輸出腳3和基島1也可以省卻內、外兩層活化層3.2、3.4和1.2、1.4。
2)功能輸出腳3和基島1凸出于塑封體5的部分僅有底端面被外層活化層3.4、1.4和外層金屬層3.5、1.5鍍覆，而其余部分沒有被鍍覆。
3)功能輸出腳3和基島1省卻內、外兩層活化層3.2、3.4和1.2、1.4，并且功能輸出腳3和基島1凸出于塑封體的部分僅有底端面被外層金屬層3.5、1.5鍍覆，而其余表面部分沒有被鍍覆。
下面結合附圖對本發明的具體實施方式
作進一步詳細描述實施例2單基島/多圈功能輸出腳/單芯片參見圖2，所述的基島有單個，單個基島外圈的功能輸出腳有多圈；單基島上有單顆芯片。
實施例3單基島/單圈功能輸出腳/多芯片所述的基島有單個，單個基島外圈的功能輸出腳有單圈，單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
實施例4單基島/多圈功能輸出腳/多芯片參見圖3，所述的基島有單個，單個基島外圈的功能輸出腳有多圈；單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
實施例5多基島/單圈功能輸出腳/多芯片所述的基島有多個，多個基島外圈的功能輸出腳有單圈，多個基島中每個基島上有單顆芯片。
實施例6多基島/單圈功能輸出腳/多芯片所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，多個基島中每個基島上有單顆芯片。
實施例7多基島/多圈功能輸出腳/多芯片所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有多圈，多個基島中每個基島上有單顆芯片。
實施例8多基島/單、多圈功能輸出腳/多芯片所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，也有多圈，多個基島中每個基島上有單顆芯片。
實施例9多基島/單圈功能輸出腳/多芯片所述的基島有多個，多個基島外圈的功能輸出腳有單圈，多個基島中每個基島上有多顆芯片，多顆芯片在每個基島上的布置方式有排列或/和堆疊。
實施例10多基島/單圈功能輸出腳/多芯片所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，多個基島中每個基島上有多顆芯片，多顆芯片在每個基島上的布置方式有排列或/和堆疊。
實施例11多基島/多圈功能輸出腳/多芯片所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有多圈，多個基島中每個基島上有多顆芯片，多顆芯片在每個基島上的布置方式有排列或/和堆疊。
實施例12多基島/單、多圈功能輸出腳/多芯片所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，也有多圈，多個基島中每個基島上有多顆芯片，多顆芯片在每個基島上的布置方式有排列或/和堆疊。
實施例13多基島/單圈功能輸出腳/單、多芯片參見圖4，所述的基島有多個，多個基島外圈的功能輸出腳有單圈，多個基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實施例14多基島/單圈功能輸出腳/單、多芯片參見圖5，所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，多個基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實施例15多基島/多圈功能輸出腳/單、多芯片參見圖6，所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有多圈，多個基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
實施例16多基島/單、多圈功能輸出腳/單、多芯片參見圖7，所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，也有多圈，多個基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
權利要求
1.一種集成電路或分立元件平面圍圈凸點式封裝結構，包括基島(1)、芯片(2)、功能輸出腳(3)以及塑封體(5)，所述的功能輸出腳(3)分布于基島(1)的外圈，芯片(2)放置于基島(1)上，其特征在于所述的塑封體(5)外部的基島(1)和功能輸出腳(3)凸出于塑封體(5)表面；所述的基島(1)有單個基島或多個基島；所述的功能輸出腳(3)有單圈或/和多圈；所述的芯片(2)有單個或多個。
2.根據權利要求1所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的功能輸出腳(3)和基島(1)自內至外依次包括金屬層(3.1、1.1)、金屬基板層(3.3、1.3)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的底端面均被金屬層(3.5、1.5)鍍覆。
3.根據權利要求1所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的功能輸出腳(3)和基島(1)自內至外依次包括金屬層(3.1、1.1)、金屬基板層(3.3、1.3)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的表面均被金屬層(3.5、1.5)包覆。
4.根據權利要求1所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的功能輸出腳(3)和基島(1)自內至外依次包括金屬層(3.1、1.1)、活化層(3.2、1.2)、金屬基板層(3.3、1.3)、活化層(3.4、1.4)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的底端面均被外層活化層(3.4、1.4)和外層金屬層(3.5、1.5)鍍覆。
5.根據權利要求1所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的功能輸出腳(3)和基島(1)自內至外依次包括金屬層(3.1、1.1)、活化層(3.2、1.2)、金屬基板層(3.3、1.3)、活化層(3.4、1.4)和金屬層(3.5、1.5)，凸出于塑封體(5)的功能輸出腳(3)和基島(1)的表面均被外層活化層(3.4、1.4)和外層金屬層(3.5、1.5)包覆。
6.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有單個，單個基島外圈的功能輸出腳有多圈；單基島上有單顆芯片。
7.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有單個，單個基島外圈的功能輸出腳有單圈，單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
8.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有單個，單個基島外圈的功能輸出腳有多圈；單基島上有多顆芯片，多顆芯片在單基島上的布置方式有排列或/和堆疊。
9.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島外圈的功能輸出腳有單圈，多個基島中每個基島上有單顆芯片。
10.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，多個基島中每個基島上有單顆芯片。
11.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有多圈，多個基島中每個基島上有單顆芯片。
12.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，也有多圈，多個基島中每個基島上有單顆芯片。
13.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島外圈的功能輸出腳有單圈，多個基島中每個基島上有多顆芯片，多顆芯片在每個基島上的布置方式有排列或/和堆疊。
14.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，多個基島中每個基島上有多顆芯片，多顆芯片在每個基島上的布置方式有排列或/和堆疊。
15.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有多圈，多個基島中每個基島上有多顆芯片，多顆芯片在每個基島上的布置方式有排列或/和堆疊。
16.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，也有多圈，多個基島中每個基島上有多顆芯片，多顆芯片在每個基島上的布置方式有排列或/和堆疊。
17.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島外圈的功能輸出腳有單圈，多個基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
18.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，多個基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
19.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有多圈，多個基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
20.根據權利要求1～5其中之一所述的一種集成電路或分立元件平面圍圈凸點式封裝結構，其特征在于所述的基島有多個，多個基島中每個基島外圈的功能輸出腳有單圈，也有多圈，多個基島中有的基島上有單顆芯片，有的基島上有多顆芯片，多顆芯片在基島上的布置方式有排列或/和堆疊。
全文摘要
本發明涉及一種集成電路或分立元件平面圍圈凸點式封裝結構，屬集成電路或分立元件技術領域。它包括基島(1)、芯片(2)、功能輸出腳(3)以及塑封體(5)，所述的功能輸出腳(3)分布于基島(1)的外圈，芯片(2)放置于基島(1)上，其特征在于所述的塑封體(5)外部的基島(1)和功能輸出腳(3)凸出于塑封體(5)表面；所述的基島(1)有單個基島或多個基島；所述的功能輸出腳(3)有單圈或/和多圈；所述的芯片(2)有單個或多個。本發明生產順暢、良率提高，成本低廉，品質優良，可靠性高，散熱性高。
文檔編號H01L23/31GK1738036SQ200510041069
公開日2006年2月22日 申請日期2005年7月5日 優先權日2005年7月5日
發明者王新潮, 于燮康, 梁志忠, 謝潔人, 陶玉娟, 龔臻, 聞榮福, 鄭強 申請人:江蘇長電科技股份有限公司