專利名稱：并聯陣列式微型制冷器及其制備方法
技術領域：
本發明是一種用來提高對激光器件、計算機CPU的溫度控制，改善芯片內部的散熱，從而提高器件芯片的工作效率，延長使用壽命的技術，屬于先進制造與自動化技術領域。
背景技術：
目前，熱電材料可以構成固態制冷器與發電器。固態的溫差發電器和制冷器是利用電子的珀爾帖(Peltier)效應帶走多余的熱量，其主要面臨的是熱電轉化效率問題。熱電制冷器件的性能指標一般用品質系數ZT進行描述，其數學表達式為ZT＝S2σT/k，其中T為絕對溫度，S為材料的塞貝克(Seebeck)系數，σ為電導率，k為導熱系數。
目前，對于多級微型制冷器均為P型與N型熱電單元的串聯結構形式。這類制冷器面臨的主要挑戰是制造工藝問題。為了提高多級串聯微型制冷器的工作性能，相繼提出了一些微型加工工藝，有電化學沉積、電鍍以及濺射實現金屬間成膜。電化學沉積形成P型與N型熱電偶對時，熱電單元的熱偶對高度可以靈活地控制在幾十微米范圍內，該工藝缺點是不能保證薄膜質量的一致均勻性和材料的純度，從而制約了器件的工作效率。用薄膜的電鍍工藝來沉積V族和VI族化合物薄膜，形成熱偶對，這種工藝與電化學沉積工藝的區別在于P型與N型的熱電單元被沉積在不同的基片上，從而導致后續的鍵合工藝十分困難。采用濺射制膜工藝在SOI基片上形成P型、N型的BiTe合金的熱偶單元，器件的穩定性能較好，作為制冷器，可以形成10K左右的溫差，器件的尺寸可以控制在100μm2∽1mm2。但是這種工藝需要嚴格控制熱電單元的厚度，在每個基片鍵合的過程中，若單元的厚度不同將造成器件分離，形成斷路，其次，也要求熱電單元與金屬電極位置的精確定位，以減小接觸電阻。另一方面，由于所用的材料為V族和VI族化合物薄膜，系統熱電品質指數ZT不能突破體態材料的極限，從而限制了器件的工作效率。對于多級串聯結構微型制冷器，當其中某一單元發生斷路時其余單元也就失去繼續工作的能力，而且對于多級P、N型熱電單元的串聯結構，其表面接觸電阻較大。
發明內容
技術問題為了克服現有多級串聯結構的微型致冷器的不足，本發明提出一種并聯陣列式微型制冷器及其制備方法，該制冷器提高了系統工作的可靠性，提高了器件制造的成品率，同時也為制造工藝帶來很大的方便。
技術方案本發明采用III-V族半導體材料或IV族半導體材料中的硅鍺超晶格材料，同時采用氧化物隔離工藝形成并聯陣列式微型制冷器。用等離子增強化學氣相沉積(PECVD)二氧化硅隔離層，二氧化硅可以隔離P型(或N型)熱電單元，實現電流的單一并聯流動方式，提高了系統工作的可靠性，實現陣列式致冷，提高了器件制造的成品率，結構簡單，為制造工藝帶來很大的方便。
該微型制冷器的結構為層狀結構，其層狀位置排列依次為P型半導體的硅基底，P型半導體的緩沖層，P型半導體的第一重摻雜層，P型半導體的超晶格層，P型半導體的第二重摻雜層，P型半導體的輕摻雜層，金屬層；二氧化硅隔離層位于P型半導體之間以及金屬層與P型半導體的第一重摻雜之間。
本發明具體的制備方法為第一步對基底進行前處理；第二步用MBE(分子束外延)或MOCVD(金屬氧化物化學氣相沉積)方法在硅基底上生長P型或N型超晶格薄膜，在超晶格薄膜的上面有覆蓋層，在超晶格薄膜的下面有緩沖層，最下面為硅基底；半導體結構表
第三步刻蝕在已經生長好的P型(或N型)半導體上對其進行刻蝕，刻蝕到P型(或N型)半導體的第一重摻雜層(即將輕摻雜層、第二重摻雜層以及超晶格層刻蝕掉)；
第四步等離子增強化學氣相沉積(PECVD)二氧化硅；第五步旋涂一層光刻膠平坦化，等離子體刻蝕二氧化硅，將高于半導體結構部分的二氧化硅刻蝕掉；第六步電子束蒸鍍金屬膜。
在圖一中，當電流I由底部金屬層流向P型半導體材料時，接觸處將吸收熱量，從而產生冷區域。因而與金屬相連的一端不斷從周圍環境吸收熱量，使周圍環境的溫度下降構成制冷器。相反，熱電材料兩端的溫差將產生電流，從而形成微型電流產生器。(而當超晶格為N型半導體時，則當電流由超晶格流向頂部金屬層時在接觸處將吸收熱量，從而產生的冷區域為)在該制冷器的工作中，電流由P型半導體的第一重摻雜層流向超晶格層，流向P型半導體的第二重摻雜層，流向輕摻雜層，流向金屬層。由于二氧化硅是絕緣體，故可以實現電流的并聯流動，從周圍環境吸收熱量，使得周圍的溫度下降，從而構成并聯陣列式微型制冷器。
有益效果微型結構材料為提高品質系數ZT提供了廣泛的空間，可實現點冷卻，提高單位面積的冷卻效率，而且采用III-V族或IV族半導體材料中的硅鍺超晶格材料制造的熱電器件與微型處理器的加工工藝兼容。用二氧化硅隔離P型(或N型)半導體超晶格間的電流，實現電流的單一并聯流動方式，從而避免了多級串聯熱電單元在中間級的斷路問題，提高了系統工作的可靠性，實現陣列式制冷，提高了多級熱電單元的工作穩定性，而且工藝簡單容易操作完成。
本發明的并聯陣列式微型制冷器是利用電子的珀爾貼(Peltier)效應帶走多余的熱量，提高制冷效率，不用嚴格控制熱電單元的厚度，即熱電單元的厚度可以不同，因而可以提高器件制造的成品率。同時采用并聯結構可以減小界面接觸電阻，提高制冷效率。
圖1是致冷器原理圖珀爾帖(Peltier)效應示意圖。
圖中有下變溫區1，金屬層2，半導體3，金屬層4，上變溫區5。
當半導體為P型半導體時，下變溫區1為低溫區，半導體3為P型半導體，上變溫區5為高溫區。
當半導體為N型半導體時，下變溫區1為高溫區，半導體3為N型半導體，上變溫區5為低溫區。
圖2-1～2-5為本發明制備步驟中，各步驟的示意圖，其中，圖2-1是硅基底生長超晶格結構示意圖，圖2-2是經過刻蝕后的結構示意圖，圖2-3是等離子增強化學氣相沉積(PECVD)二氧化硅隔離層示意圖，圖2-4是反應離子刻蝕多余的二氧化硅示意圖，圖2-5是電子束蒸鍍金屬薄膜示意圖，圖2-6是并聯陣列式微型制冷器的工作原理示意圖。
圖中P型(或N型)半導體的Si基底6，半導體的緩沖層7，半導體的第一重摻雜層8，P型(或N型)半導體的超晶格層9，半導體的第二重摻雜層10，半導體的輕摻雜層11，二氧化硅隔離層12，金屬薄膜13。
具體實施例方式
本發明擬采用氧化物隔離工藝形成并聯陣列式微型制冷器。
采用III-V族半導體材料或IV族半導體材料中的硅鍺超晶格材料，用二氧化硅薄膜隔離多級的制冷器，形成并聯陣列式微型制冷器。
該微型制冷器的結構為層狀結構，其層狀位置排列依次為P型半導體的硅基底(6)，P型半導體的緩沖層(7)，P型半導體的第一重摻雜層(8)，P型半導體的超晶格層(9)，P型半導體的第二重摻雜層(10)，P型半導體的輕摻雜層(11)，金屬層(13)；二氧化硅隔離層(12)位于P型半導體之間以及金屬層與P型半導體的第一重摻雜之間。
具體的制備方法為以P型半導體超晶格的制備為例第一步對P型半導體的硅基底6進行預處理先用氫氟酸(HF)酸洗，然后再用去離子水超聲波清洗，第二步我們用MBE(分子束外延)方法在P型半導體的Si基底6上生長P型半導體的超晶格層9(Si0.7Ge0.3/Si)，該薄膜厚度有3000納米，在該超晶格薄膜中，在生長Si0.7Ge0.3層的同時對其進行摻雜，摻雜濃度為6.47×1019cm-3，而在生長Si層時對其不進行摻雜。在超晶格薄膜的一個周期內，Si0.7Ge0.3的厚度為5納米，Si的厚度為10納米。
在超晶格薄膜的上方是一層Si0.9Ge0.1薄膜(半導體的第二重摻雜層10)，這層薄膜的厚度是250納米，其摻雜濃度為6.47×1019cm-3，在該層上面還有一Si0.9Ge0.1薄膜(半導體的輕摻雜層11)，這層薄膜的厚度是250納米，其摻雜濃度大于等于1×1020cm-3。在超晶格的下方是一Si0.9Ge0.1層(半導體的第一重摻雜層8)，這層薄膜的厚度是1000納米，摻雜濃度為6.47×1019cm-3，該層下面還有一Si0.9Ge0.1層(半導體的緩沖層7)，該層厚度有1000納米。在所有摻雜中，我們選擇的摻雜元素是鈉，即是P型摻雜。
P型的超晶格結構詳細說明表
第三步刻蝕對已經生長好的P型半導體按一定形狀進行刻蝕，刻蝕到底部的Si0.9Ge0.1重摻雜層(半導體的第一重摻雜層8)，即將頂部Si0.9Ge0.1薄膜層(半導體的第二重摻雜層10，半導體的輕摻雜層11)以及其下面的超晶格(P型半導體的超晶格層9)刻蝕掉，整個刻蝕厚度有3500納米。
第四步等離子增強化學氣相沉積(PECVD)二氧化硅隔離層(金屬薄膜13)。
第五步旋涂一層光刻膠平坦化，等離子體刻蝕多余的二氧化硅，即將高于半導體結構部分的二氧化硅刻蝕掉。
第六步在10-6torr真空度下，電子束蒸鍍金屬膜Ti/Pt/Au(150/1000/5000)。
流過并聯陣列式微型制冷器的總電流為流過制冷器所有單元電流之和，約1～2A，因此電流流經金絲與電極之間的焊點時，此處電阻會產生大量焦耳熱，由于冷區溫度低，部分熱量會流入冷區，減小致冷功率。為減少流向冷區的焦耳熱，在冷區與焊點的連接處減小電極的寬度，使熱阻增大。但如果電極寬度太小，電流流經這段狹小導線時也會產生焦耳熱。通過計算可得到電極寬度的最優值，使制冷功率損失減小。
單元厚度在1～10μm范圍內，其制造采用薄膜工藝，與集成電路(IC)工藝兼容。將其P型半導體的基底6與CPU集成(即將冷區域與CPU集成)，從而使得CPU的溫度得到控制。與CPU的具體位置依次為CPU-P型半導體的硅基底6-P型半導體的緩沖層7-P型半導體的第一重摻雜層8-P型半導體的超晶格層9-P型半導體的第二重摻雜層10-P型半導體的輕摻雜層11—金屬層13。
權利要求
1.一種并聯陣列式微型制冷器，其特征在于該微型制冷器的結構為層狀結構，其層狀位置排列依次為P型半導體的硅基底(6)，P型半導體的緩沖層(7)，P型半導體的第一重摻雜層(8)，P型半導體的超晶格層(9)，P型半導體的第二重摻雜層(10)，P型半導體的輕摻雜層(11)，金屬層(13)；二氧化硅隔離層(12)位于P型半導體之間以及金屬層與P型半導體的第一重摻雜之間。
2.一種如權利要求1所述的并聯陣列式微型制冷器的制備方法，其特征在于具體的制備方法為第一步對基底進行前處理；第二步用分子束外延或金屬氧化物化學氣相沉積方法在硅基底上生長P型或N型超晶格薄膜，在超晶格薄膜的上面有覆蓋層，在超晶格薄膜的下面有緩沖層，最下面為硅基底；第三步刻蝕在已經生長好的P型或N型半導體上對其進行刻蝕，刻蝕到P型或N型半導體的第一重摻雜層，即將輕摻雜層、第二重摻雜層以及超晶格層刻蝕掉；第四步等離子增強化學氣相沉積二氧化硅；第五步旋涂一層光刻膠平坦化，等離子體刻蝕二氧化硅，將高于半導體結構部分的二氧化硅刻蝕掉；第六步電子束蒸鍍金屬膜。
3.據權利要求2所述的并聯陣列式微型制冷器的制備方法，其特征在于采用III-V族半導體材料或IV族半導體材料中的硅鍺超晶格材料，用氧化物隔離工藝形成并聯陣列式微型制冷器，采用等離子增強化學氣相沉積二氧化硅薄膜，用電子束蒸鍍金屬薄膜。
全文摘要
并聯陣列式微型制冷器及其制備方法是一種用來提高對激光器件、計算機CPU的溫度控制，改善芯片內部的散熱，從而提高器件芯片的工作效率，延長使用壽命的技術，其層狀結構，其位置排列依次為P型半導體的硅基底(6)，P型半導體的緩沖層(7)，P型半導體的第一重摻雜層(8)，P型半導體的超晶格層(9)，P型半導體的第二重摻雜層(10)，P型半導體的輕摻雜層(11)，金屬層(13)；二氧化硅隔離層(12)位于P型半導體之間以及金屬層與P型半導體的第一重摻雜之間。制造工藝采用氧化物隔離工藝形成并聯陣列式微型制冷器，因而可以提高器件制造的成品率，同時也減少了接觸面積，從而使得界面接觸電阻得到很大的降低，大大提高了致冷效率。
文檔編號H01L35/34GK1645013SQ20051003766
公開日2005年7月27日 申請日期2005年1月11日 優先權日2005年1月11日
發明者陳云飛, 陳益芳, 楊決寬, 宮昌萌, 胡明雨 申請人:東南大學