專利名稱：使用各向同性蝕刻工藝的肖特基勢壘mosfet制造方法
技術領域：
本發明涉及適用于調整電流流量的半導體器件，并且對在集成電路(IC)的范疇內的這些器件的制造具有特定的應用。本發明尤其涉及適用于調整電流流量的晶體管，該晶體管具有與溝道區域形成肖特基或者類肖特基接觸的金屬源極和/或漏極。
背景技術：
本領域中一種眾所周知的晶體管是肖特基勢壘金屬氧化物半導體場效應晶體管(“肖特基勢壘MOSFET(Schottky-barrier MOSFET)”或者SB-MOS)。如圖1所示，SB-MOS器件100包括半導體襯底110，在該襯底上形成了源極電極120和漏極電極125，并且兩者被具有溝道雜質的溝道區域140分開。溝道區域140是襯底110的電流經過區域。為了本發明的目的，在半導體襯底110中的溝道區域140從柵極絕緣體150的垂直下方延伸至與源極電極120的底部邊緣和漏極電極125的底部邊緣基本對準的邊界。溝道雜質一般都具有最大的雜質濃度115，這通常是在源極120和漏極125電極的下方，因此是在溝道區域140的外面。
對于SB-MOS器件而言，源極120和漏極125接觸中至少一個是部分或者全部由金屬硅化物所構成的。因為源極120和漏極125接觸中至少一個是由部分金屬所構成的，所以就與襯底110和溝道區域140形成了肖特基或者類肖特基的接觸。肖特基接觸可以定義成在金屬和半導體之間的緊密接觸所形成的接觸，而類肖特基接觸可以定義成半導體和金屬的近距離接觸所形成的接觸。通過由金屬硅化物形成源極120和漏極125就能提供肖特基接觸或者類肖特基接觸或者結130和135。溝道的長度可以定義成從源極120的接觸到漏極125的接觸、橫向跨越溝道區域140的距離。
肖特基接觸或者類肖特基接觸或者結130和135處于在源極120和漏極125之間所形成的溝道區域140相鄰的區域內。絕緣層150處于溝道區域140的上方。絕緣層150是由諸如二氧化硅之類的材料所構成的。溝道區域140從絕緣層150垂直延伸至源極120和漏極125電極的底部。柵極電極160定位在絕緣層150的上部，并且薄的絕緣層170環繞著柵極電極160。薄的絕緣層170也稱為絕緣隔離片。柵極電極160可以是攙雜的多晶硅。源極120和漏極125電極可以在絕緣隔離片170和柵極電極160下橫向延伸。場氧化物190可以將器件相互電性能絕緣。在Spinnaker的第6,303,479美國專利中披露了一種典型的肖特基勢壘器件。
因此，在產業中需要適用于SB-MOS的制造方法，該方法可提供具有改良性能、便于制造以及成本低廉的SB-MOS。
發明內容
一方面，本發明提供一種制造肖特基勢壘MOSFET(“SB-MOS”)器件的方法，其中，源極和漏極接觸中至少一個是由金屬所構成的，從而可以一種可制造的方法來控制金屬源極和/或漏極區域的設置。在本發明的另一方面，采用局部各向同性蝕刻控制金屬源極和/或漏極區域的設置。
雖然披露了多個實施例，但是對于本領域的熟練技術人士來說，從以下顯示和討論了本發明所圖示說明實施例的詳細描述中，本發明的其它實施例將變得顯而易見。正如所能認識到的那樣，在沒有脫離本發明的精神和范圍的情況下，本發明可以在諸多方面進行改進。因此，附圖和詳細描述可以認為僅僅只是從本質上進行說明而非限制。
圖1示出了現有肖特基勢壘金屬氧化物半導體場效應晶體管(“肖特基勢壘MOSFET”或者“SB-MOS”)的剖面圖；圖2示出了使用半導體襯底實現工藝的本發明的示例性實施例；圖3示出了使用在薄的柵極絕緣體上的圖形化硅薄膜工藝的本發明的示例性實施例；圖4示出了使用形成薄的絕緣體側壁，和暴露在柵極、源極和漏極區域中的硅的工藝的本發明示例性實施例；圖5示出了使用局部各向同性蝕刻工藝的本發明的示例性實施例；以及，圖6示出了使用金屬沉積、硅化退火以及去除未反應的金屬工藝的本發明的示例性實施例。
具體實施例方式
一般來說，本發明提供了制造SB-MOS器件的方法。在本發明的一個實施例中，制造SB-MOS器件的方法包括提供半導體襯底和攙雜半導體襯底及溝道區域。該方法還包括提供與半導體襯底接觸的電性能絕緣層。該方法還包括提供在絕緣層上的柵極電極，提供環繞著柵極電極的薄的絕緣層，以及在柵極電極附近的一個或多個區域上暴露襯底。該方法還包括使用局部各向同性蝕刻工藝將蝕刻柵極電極附近所暴露的區域。該方法還包括沉積薄膜金屬以及將金屬與所暴露的襯底進行反應，從而在襯底上形成金屬硅化物。該方法還包括去除任何未反應的金屬。
本發明的優點之一是所提供的金屬源極和漏極電極可顯著減小寄生串聯電阻(~10Ω-μm)和接觸電阻(小于10-8Ω-cm2)。在肖特基接觸上的內嵌肖特基勢壘提供了對截止狀態泄漏電流的優良控制。該器件基本上消除了寄生雙極性作用，使得它能夠無條件地免除在存儲器和邏輯中的閉鎖、反彈效應，以及多單元軟誤差。消除雙極性作用也顯著地減小了與寄生雙極性作用相關的其它不利效應的發生，例如，單一事件的翻轉和單一單元的軟誤差。本發明的器件容易制造，僅僅只需要用于源極/漏極形成的兩套較少的掩模，不需要淺層擴散或者深層源極/漏極注入，并且只采用低溫源極/漏極形成工藝。由于采用低溫工藝，所以就可以更容易形成諸如高K柵極絕緣體、富硅和金屬柵極之類的新型、潛在的臨界材料的集成。
圖2顯示了硅襯底210且它具有適用于晶體管相互電性能絕緣的手段。通過本文的討論，提供了一種被認為可以在上面制成SB-MOS器件的半導體襯底的實例。本發明并沒有將半導體襯底限制于任何特殊的類型。本領域熟練的技術人員容易意識到，許多半導體襯底都可以應用于SB-MOS器件，包括，例如，硅、鍺硅、砷化鎵、磷化銦、富半導體襯底和絕緣體上硅(SOI)。這些襯底材料和任何其它半導體襯底都可以使用并且都在本發明的技術范圍內。
如圖2所示，在襯底210上生長薄的屏蔽氧化物220，作為注入的掩模。在一個實施例中，氧化物生長到約為200的厚度。隨后，適當的溝道雜質種類230是通過屏蔽氧化物離子注入的，從而對硅中預定深度D1 250提供最大雜質濃度240。在一個實施例中，對于P型器件來說，溝道雜質種類是砷，而對于N型器件來說，則溝道雜質種類是銦。然而，應當理解的是，根據本發明原理，對P型或N型器件，可以使用在晶體管中常用的任何其它適合的溝道雜質種類。在另一實施例中，溝道雜質濃度的輪廓在垂直方向上有明顯的變化，而在橫向方向上通常都是恒定的。在另一實施例中，最大雜質濃度的深度D1 250為大約20至200nm。
如圖3所示，隨后，采用化學蝕刻的方式去除屏蔽氧化物，并且生長諸如二氧化硅之類的薄的柵極絕緣體310。在一個實施例中，屏蔽氧化物蝕刻包括氫氟酸。然而，根據本發明原理，也可以使用任何其它常用于蝕刻氧化物所適用的化學方法，包括濕法和干式蝕刻。在另一實施例中，薄的柵極絕緣體包括大約6至50厚度的二氧化硅。在另一實施例中，提供具有高介電常數(高K)的材料。高K材料的實例是那些介電常數大于二氧化硅的介電常數的材料，包括，例如，氮氧化硅(nitrided silicon dioxide)、氮化硅、和諸如TiO2、Al2O3、La2O3、HfO2、ZrO2、CeO2、Ta2O5、WO3、Y2O3和LaAlO3的金屬氧化物等等。通過提供原位攙雜的硅薄膜后柵極絕緣體立即開始生長。該薄膜是重攙雜，例如，對N型器件采用磷，而對P型器件采用硼。使用光刻技術和硅蝕刻技術，柵極電極320構成如圖3中的工藝步驟300所示的圖形。在一個實施例中，在柵極電極圖形化之后，提供其它溝道雜質，使得溝道雜質濃度輪廓在垂直和橫向兩個方向上都發生明顯的變化。
如圖4所示，在硅柵極電極320的上表面425和側壁410上提供薄的絕緣體。在一個實施例中，薄的絕緣體是厚度大約為50至500的熱生長氧化物。在另一實施例中，通過采用快速熱氧化(RTO)工藝，其具有持續時間為0.0至60秒的攝氏900度至1200度的最高溫度，來提供熱生長薄的氧化物。本領域熟練技術人員容易認識到，有許多制造方法可以用于提供薄的絕緣層，例如，沉積方法。本領域熟練技術人員還將意識到，可以使用其它材料作為薄的絕緣體，例如，氮化物，以及絕緣層可以包括多種絕緣體材料。隨后，可以使用各向同性蝕刻去除在水平表面上的絕緣層(以及暴露出硅420和425)，從而暴露出水平表面，同時保留在垂直表面上的絕緣層。這樣，就形成了側壁絕緣體410。本領域熟練技術人員將會理解，柵極電極320和側壁絕緣體410對各向同性蝕刻具有掩模的功能，使得在硅襯底上薄的絕緣層中的工作與柵極電極320的工作類似。在一個實施例中，薄的絕緣體大約為50至500。在薄的絕緣層中的工作將與對柵極電極320的工作類似，并且在偏離柵極電極320的橫向距離大約50至500的范圍內。在一個示例性實施例中，硅表面420下凹至柵極絕緣體的底部下大約為1nm至大約5nm的深度D2 430。在一個示例性實施例中，采用RTO工藝，提供側壁絕緣體，在器件柵極電極和在溝道區域中的雜質可以在側壁絕緣體形成的同時電性能激活，正如圖4中的工藝步驟400所示。
如圖5所示，第二蝕刻工藝步驟橫向和垂直蝕刻半導體襯底。這種蝕刻稱之為局部各向同性蝕刻。在一個實施例中，使用橫向蝕刻速率至少為垂直蝕刻速率10％的局部各向同性蝕刻。在另一實施例中，使用垂直蝕刻速率至少為橫向蝕刻速率10％的局部各向同性蝕刻。第二蝕刻的深度為D3510。橫向蝕刻將半導體襯底520所暴露的垂直側壁從側壁氧化物410的邊緣以距離L1 530橫向移位到柵極電極320的下方位置。因為蝕刻是局部各向同性的，所以L1可以小于或者等于D3的十倍，或D3可以小于或者等于L1的十倍。在另一實施例中，使用橫向蝕刻速率大約等于垂直蝕刻速率的蝕刻。在該實施例中，D3可以大約等于L1。在還有一個實施例中，采用SF6干式蝕刻、HF:HNO3濕法蝕刻中的任何一種或其組合或者適用于蝕刻半導體材料所常用的任何濕法或干式蝕刻來提供局部各向同性蝕刻。
如圖6所示，下一步驟包括沉積適當的金屬作為在所有暴露表面上的覆蓋薄膜。可以采用濺射或蒸發工藝或者其它常用的任何薄膜成形工藝來提供沉積。在一個實施例中，在金屬沉積的過程中，襯底是加熱的，以促使所撞擊的金屬原子擴散在柵極絕緣體下所暴露的硅表面520。在一個實施例中，該金屬大約250厚，但是通常為大約50至1000厚。雖然這里進行了討論，其實還可參考在IC制造中有關的肖特基和類肖特基勢壘和接觸提供更多的實例。本發明并不認可在影響本發明范圍方面可使用的肖特基界面類型的任何限制。于是，本發明特別期望采用任何形式的導電材料或合金來創建這類接觸。例如，對于P型器件而言，金屬源極和漏極610和620電極可以由硅化鉑、硅化鈀、硅化銥中的任何一種或者其組合所制成。對于N型器件而言，金屬源極和漏極610和620可以由選自包含諸如硅化鉺、硅化鏑或硅化鐿或其組合之類的稀土硅化物族材料制成。應理解的是，也可以使用在晶體管級常用任何其它適用的金屬，例如，鈦、鈷等等，以及更多的外來金屬和其它合金。在另一實施例中，硅化物源極/漏極可以采用多層金屬硅化物制成，在這種情況下，可以使用諸如硅化鈦或硅化鎢的其它典型的硅化物。
隨后，將晶圓在特定的溫度下持續特定時間進行退火，使得在所有位置上金屬都與硅直接接觸，產生化學反應將金屬轉變成金屬硅化物610、620和630。在一個實施例中，例如，晶圓可在大約攝氏400度下進行持續約45分鐘的退火，或者通常在攝氏300至700度下進行持續大約1至120分鐘的退火。與諸如柵極側壁隔離片410的非硅表面直接接觸的金屬仍保持未反應，并且因此而沒有影響。
隨后，使用濕法化學蝕刻，以去除未反應金屬，同時保留不可觸及的金屬硅化物。在一個實施例中，使用王水去除鉑，使用HNO3去除鉺。應理解的是，在本發明的范圍內，適用于蝕刻鉑或鉺所常用的任何其它適用的蝕刻化學方法或者適用于形成肖特基或類肖特基接觸所使用的任何其它適用金屬系統都可以使用。現在，就完成了溝道注入、短溝道SB-MOS器件，并且準備用于柵極320、源極610和漏極620的電性能連接，如圖6中的工藝步驟600所示。
該示例性工藝的結果，對溝道區域540和襯底210分別形成了肖特基或類肖特基接觸，其中，肖特基接觸位于局部各向同性蝕刻工藝所控制的位置上。在一個實施例中，源極610和漏極620電極與溝道區域540的界面520橫向位于隔離片410的下方并且對準柵極電極640各邊的邊緣。在另一實施例中，源極610和漏極620電極與溝道區域540的界面520橫向位于隔離片410的下方和局部在柵極電極320的下方。在還有一個實施例中，在源極610和漏極620電極與溝道區域540的界面520和柵極電極620的各邊邊緣之間形成了間隙。
雖然傳統肖特基接觸是陡峭的，但是本發明特別期望在某些條件下可以在硅襯底和金屬之間使用界面層。這些界面層可以是超薄的，所具有的厚度大約為10nm或小于10nm。于是，本發明特別期望在實現本發明的過程中類肖特基接觸及其等效物十分有用。此外，界面層可以由具有導電、半導電和/或類絕緣特性的材料構成。例如，可以使用氧化物或氮化物絕緣體的超薄界面層、可以使用通過攙雜隔離技術所形成的超薄攙雜層、或者，諸如鍺的半導體的超薄界面層可用來在它們之間形成類肖特基接觸。
SB-MOS器件的一項重要的性能特征是驅動電流(Id)，即，當所施加的源極電壓(Vs)接地以及柵極電壓(Vg)和漏極電壓(Vd)以電源電壓(Vdd)偏壓時，從源極流向漏極的電流。SB-MOS器件的另一項重要的特征是總的柵極電容(Cg)，即，由諸如柵極絕緣體310、邊緣場電容以及疊加電容等各種電容所確定的總的電容。驅動電流和總的柵極電容是決定電路性能的兩項關鍵性參數。例如，晶體管的開關速度可標定為Id/Cg，即，驅動電流越大和總的柵極電容越小，則器件的開關速度就越快，從而具有更高性能的集成電路。有許多變量會影響SB-MOS器件的驅動電流和總的柵極電容，包括，例如，如圖6所示，肖特基或類肖特基接觸520相對于柵極電極640的橫向位置。
在SB-MOS器件中，驅動電流，通常是由通過肖特基勢壘進入道溝道的隧道電流密度(JSB)所確定的，它受到在源極和溝道區域界面處柵極感應電場(Es)的強烈控制。隨著施加到柵極的電壓(Vg)的增加，Es也隨之增加。所增加的Es改變了肖特基勢壘，使得JSB大致根據公式(1)而增加，這顯示了JSB與Es成冪指數敏感，式中A和B都是常數，并且JSB和Es的單位分別為(A/cm2)和(V/M)。
JSB=Ae(-BES)]]>除了Vg，Es也受到接近于柵極電極640邊緣的肖特基勢壘溝道區域界面520的強烈影響。當界面520不是在柵極電極320的下方時，Es以及JSB和Id明顯下降并且隨著界面橫向遠離柵極電極的邊緣640而持續下降。因此，本發明提供了一種制造SB-MOS器件的方法，該方法允許采用局部各向同性蝕刻技術精確控制肖特基或類肖特基源極和漏極區域相對于柵極電極的位置。本發明的工藝提供一種最大化電場Es和驅動電流Id以及優化器件性能的方法。
就總的柵極電容Cg而言，界面520相對于柵極電極邊緣640的最佳位置是器件設計的一項功能和性能的需求。特別是，總的柵極電容Cg隨著在界面520和柵極電極邊緣640之間的距離增加而減小，同時，還值得注意的是，驅動電流Id也同時減小。性能的優化將需要在驅動電流Id和總的柵極電容Cg之間進行折衷權衡，這就使得本發明的技術可以提供更加良好的控制性。例如，使用本發明的局部各向同性蝕刻技術，可以提供界面520相對于柵極電極邊緣640的位置，使得柵極電容Cg和驅動電流Id的折衷權衡最優化。
使用本發明的技術，隨之會產生下列益處，但并不限制與此。第一，局部各向同性蝕刻步驟提供了在柵極電極之下的肖特基或類肖特基接觸設置的精確位置的附加制造控制。所產生的肖特基或類肖特基接觸位置因此可以可控制地放置在柵極電極下方的橫向位置上，以使得驅動電流最大、總的柵極電容最小以及器件性能最優。第二個益處是通過蝕刻柵極電極的下方，可以減小有效溝道的長度。可以理解的是，溝道長度越短就能進一步增加驅動電流。
本發明尤其適用于在制造短溝道長度的MOSFET的情況下使用，特別是，在溝道長度小于100nm的情況下使用。然而，在本發明的教導中并沒有限制將本發明的教導應用于短的溝道長度器件。本發明的教導已經在任何尺寸的溝道長度中得到良好的應用。
盡管已經參考較佳實施例討論了本發明，但是本領域熟練技術人員將會意識到，可以在不背離本發明的精神和范圍的條件下在形式和細節上進行各種變化。本發明可以應用于多種溝道、襯底和阱注入輪廓。本發明適用于金屬源極和漏極技術的任何使用，無論是采用SOI襯底、富硅襯底、SiGe襯底、FinFET技術、高K柵極絕緣體、和金屬柵極。該列舉并沒有限制。采用金屬源極—漏極接觸來調整電流的流動的任何器件都將具有本文所教授的益處。
然而，本發明特別適用于SB-MOS半導體器件所使用，它也可以用于其它半導體器件。因此，盡管本說明書描述了SB-MOS所使用的制造工藝，但是這些內容也應該廣泛地理解成包括任何器件，只要該器件用于調整具有兩點或多點電性能接觸且其中至少一個電性能接觸是肖特基或類肖特基接觸的導電溝道的電流流動。
權利要求
1.一種制造用于調整電流量的器件的方法，該方法包括制備半導體襯底；在所述半導體襯底上制備柵極電極；在接近于所述柵極電極的區域內暴露所述半導體襯底；使用局部各向同性蝕刻將所述半導體襯底蝕刻在所述暴露區域上；在所述半導體襯底的蝕刻區域內沉積金屬薄膜；以及，金屬和所述襯底反應，以形成肖特基或類肖特基源極電極或漏極電極。
2.如權利要求1所述的方法，其特征在于，所述半導體襯底由硅、富硅、絕緣體上硅、硅鍺、砷化鎵或者磷化銦構成。
3.如權利要求1所述的方法，其特征在于，所述蝕刻步驟是使用橫向蝕刻速率大約是垂直蝕刻速率的1/10至10倍的蝕刻進行的。
4.如權利要求1所述的方法，其特征在于，所述局部各向同性蝕刻包括半導體襯底的垂直蝕刻速率和半導體襯底的橫向蝕刻速率，其中，垂直蝕刻速率大約是橫向蝕刻速率的10倍。
5.如權利要求1所述的方法，其特征在于，所述局部各向同性蝕刻包括半導體襯底的橫向蝕刻速率和半導體襯底的垂直蝕刻速率，其中，橫向蝕刻速率大約是垂直蝕刻速率的10倍。
6.如權利要求1所述的方法，其特征在于，所述局部各向同性蝕刻包括半導體襯底的橫向蝕刻速率和半導體襯底的垂直蝕刻速率，其中，橫向蝕刻速率與垂直蝕刻速率大致相同。
7.如權利要求1所述的方法，其特征在于，所述柵極電極可采用下列步驟制備在所述半導體襯底上制備薄的絕緣層；在所述絕緣層上沉積薄的導電膜；對所述導電薄膜進行圖形化和蝕刻，以形成柵極電極；以及，在所述柵極電極的一個或多個側壁上形成一個或多個薄的絕緣層。
8.如權利要求1所述的方法，其特征在于，還包括在形成肖特基或類肖特基源極和漏極電極之后從器件上去除未反應的金屬。
9.如權利要求1所述的方法，其特征在于，所述反應步驟通過熱退火來進行。
10.如權利要求1所述的方法，其特征在于，所述源極電極和漏極電極由硅化鉑、硅化鈀、硅化銥中的任何一種或者其組合所形成。
11.如權利要求1所述的方法，其特征在于，所述源極電極和漏極電極由稀土硅化物所形成。
12.如權利要求1所述的方法，其特征在于，所述肖特基或類肖特基接觸至少形成在柵極電極之下的溝道區域鄰近的區域內。
13.如權利要求1所述的方法，其特征在于，所述源極電極和漏極電極至少一個的整個表面形成與所述半導體襯底的肖特基或類肖特基接觸。
14.如權利要求1所述的方法，其特征在于，在制備所述柵極電極步驟之前，對所述半導體襯底引入雜質，其中在源極和漏極電極之間溝道區域中的雜質由砷、磷或銻組成。
15.如權利要求1所述的方法，其特征在于，在制備所述柵極電極步驟之前，對所述半導體襯底引入雜質，其中在源極和漏極電極之間溝道區域中的雜質由硼、銦或鎵組成。
16.如權利要求14所述的方法，其特征在于，所述半導體襯底具有在垂直方向上顯著變化而在橫向方向基本恒定的溝道雜質濃度。
17.如權利要求14所述的方法，其特征在于，所述半導體襯底具有在垂直方向上和在橫向方向上都顯著變化的溝道雜質濃度。
18.如權利要求15所述的方法，其特征在于，所述半導體襯底具有在垂直方向上顯著變化而在橫向方向基本恒定的溝道雜質濃度。
19.如權利要求15所述的方法，其特征在于，所述半導體襯底具有在垂直方向上和在橫向方向上都顯著變化的溝道雜質濃度。
20.一種制造用于調整電流量的器件的方法，該方法包括在柵極電極附近區域內暴露半導體襯底；使用局部各向同性蝕刻將所述半導體襯底蝕刻在暴露區域上；以及，沉積和熱退火薄膜金屬和所述半導體襯底，以形成肖特基或類肖特基源極電極或漏極電極。
21.如權利要求20所述的方法，其特征在于，所述局部各向同性蝕刻包括半導體襯底的垂直蝕刻速率和半導體襯底的橫向蝕刻速率，其中，垂直蝕刻速率大約是橫向蝕刻速率的10倍。
22.如權利要求20所述的方法，其特征在于，所述局部各向同性蝕刻包括半導體襯底的橫向蝕刻速率和半導體襯底的垂直蝕刻速率，其中，橫向蝕刻速率大約是垂直蝕刻速率的10倍。
23.如權利要求20所述的方法，其特征在于，所述局部各向同性蝕刻包括半導體襯底的橫向蝕刻速率和半導體襯底的垂直蝕刻速率，其中，橫向蝕刻速率與垂直蝕刻速率大致相同。
24.如權利要求20所述的方法，其特征在于，所述蝕刻步驟是使用橫向蝕刻速率大約是垂直蝕刻速度的1/10至10倍的蝕刻進行的。
25.如權利要求20所述的方法，其特征在于，所述半導體襯底在所述沉積步驟的過程中被加熱，以促進金屬原子擴散進入所述半導體襯底。
全文摘要
提供了一種制造用于調整電流量的晶體管器件的方法，其中，該器件具有肖特基勢壘金屬源極—漏極接觸。在一個實施例中，該方法在形成金屬源極—漏極接觸之前采用各向同性蝕刻工藝，以對相對于溝道區域的肖特基勢壘結位置提供更好的控制。對于肖特基勢壘10結位置的可控制性的改進使得驅動電流增加和器件性能優化，從而顯著改進可制造性。
文檔編號H01L29/78GK1868045SQ200480028742
公開日2006年11月22日 申請日期2004年10月4日 優先權日2003年10月3日
發明者J·P·斯奈德, J·M·拉森 申請人:斯平內克半導體股份有限公司