專利名稱：集成電路元件的制作方法
技術領域：
本實用新型是有關于一種集成電路，且特別有關于一種集成電路的多晶硅層。
背景技術：
由于目前產生許多需要高密度儲存元件的新應用，所以對具有小構裝尺寸(package size)與高儲存密度的儲存元件的需求越來越高，而半導體元件幾何尺寸持續地大幅縮小，其中一般存在元件具有小于65nm構件幾何尺寸的范圍。
然而，存儲器元件與其它儲存元件的制造常會面臨各式問題，如存儲器元件與周邊(supporting)微電子元件間在表面構成地形上(topographic)的差異，這些問題可與過度蝕刻、過度平坦化與/或其它對某些構件造成損傷等因素相關，但同時其它構件并未被損傷。
有鑒于此，業界亟需提出一種集成電路元件與其制造方法，以解決上述問題。
實用新型內容本實用新型的目的之一就是提供一種集成電路元件，以解決上述問題。
為達上述目的，本實用新型提供一種集成電路元件，包括具有至少存儲器單元區與至少周邊電路區的基底；多個絕緣結構位于存儲器單元區中；多個主動區，每個主動區皆位于多個絕緣結構的鄰近處間；以及多層柵極電極層，每層柵極電極層皆位于多個絕緣結構的鄰近處間且位于所對應的多個主動區上，每層多層柵極電極層的寬度大于與柵極電極層接觸的相鄰絕緣結構的間隔寬度。
本實用新型所述的集成電路元件，每個該多個柵極電極包括一延伸至鄰近該多個絕緣結構的部分。
本實用新型所述的集成電路元件，每層該多層柵極電極層包括一側面接觸鄰近的該絕緣結構。
本實用新型所述的集成電路元件，每層該多層柵極電極層突出于對應的該多個主動區的部分。
本實用新型所述的集成電路元件，每個該多個絕緣結構包括一凹陷處，此凹陷處具有一凸向鄰近的該多層柵極電極層之一的輪廓。
本實用新型所述的集成電路元件，每個該多個絕緣結構延伸過該基底至少一鄰近的柵極電極層所高于該基底的高度。
本實用新型所述的集成電路元件，每個該多個絕緣結構以遠離該基底的方向延伸過鄰近的該多層柵極電極層。
本實用新型所述的集成電路元件，每層該多層柵極電極層未比鄰近的該多個絕緣結構更遠離該基底。
本實用新型所述的集成電路元件，尚包括多個邏輯電路晶體管位于該周邊電路區中。
本發明所述集成電路元件，減少或消除了在較高地形構件間所產生的圓角、殘留增加和具有尖突的邊緣等問題，從而避免存儲器元件與周邊微電子元件間在表面構成地形上的差異。
圖1～5為一系列剖面圖，用以說明本實用新型揭露的一實施例在制程步驟中的微電子元件；圖6為一示意圖，用以說明本實用新型揭露的一實施例用以平坦化形成在基底上的地形構件的系統；圖7為一剖面圖，用以說明本實用新型揭露的一實施例的集成電路元件；圖8a與圖8b為一系列剖面圖，用以說明本實用新型揭露的另一實施例的微電子元件；圖9a～9f為一系列剖面圖，用以說明本實用新型揭露的另一
具體實施方式
為使本實用新型的上述和其它目的、特征和優點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下請參閱圖1，此圖為本實用新型揭露制程中的分柵場效晶體管(split gate field effect transistor，簡稱SGFET)元件100的剖面圖，此SGFET元件100可為單一接面(junction)半導體元件，此元件100也可為多個SGFET或SGFET單元陣列之一，然而，為清楚與簡化起見，圖1顯示一個單一元件100，此外，雖然本實用新型揭露是描述SGFET元件，但熟習此技藝的人士應可了解本實用新型揭露尚可適用于其它半導體元件，例如閃存中的堆棧柵極技術與其它晶體管技術。
元件100包括具有源極區120于其中的基底110，基底110可為單晶或其它硅基底、絕緣體覆硅(silicon-on-insulator，簡稱SOI)基底包括硅或鍺外延層于硅或藍寶石基底上、塑料或其它彈性基底、或其它一般或未來會實用新型出的基底；此基底110可為或包括連接到半導體元件上的接觸插塞或內連線，例如，基底110可為或包括半導體晶圓或形成于半導體基底上的其它層。源極區120可借由布植磷、硼與/或借由擴散、離子布植與/或其它制程植入摻雜質形成，在一實施例中，源極區120可形成在基底110中的更重摻雜區或主動區里。基底110尚可包括其它未在圖1中顯示的構件，如位于源極區120相對側的絕緣區，此絕緣區包括硅的區域氧化(local oxidation of silicon，簡稱LOCOS)與淺溝隔離(STI)，故基底110、源極區120與其它形成在基底110中的特定組成并未被本實用新型揭露所限定。
元件100也包括形成于基底110上的柵極氧化層130、形成于柵極氧化層130上的分離柵極140、形成于分離柵極140上的側壁間隔層150、形成于側壁間隔層150間與源極區120上的源極內連線160，其中柵極氧化層130、分離柵極140與側壁間隔層150統稱為柵極結構105。柵極結構105的形成方式如下首先在基底110上沉積氧化層與柵極材料層；蝕刻氧化層與柵極材料層以露出部分基底，且定義出柵極氧化層130與分離柵極140；在氧化層與露出的基底部分形成側壁間隔層材料層；以及蝕刻側壁間隔層材料層以形成側壁間隔層150。在一實施例中，源極區120的形成可在沉積側壁間隔層材料之前以分離柵極140作為掩膜，在側壁間隔層150形成后，再于源極區120與側壁間隔層150間形成源極內連線160，且源極內連線160高度可小于柵極結構105的高度H，如圖1所示。在一實施例中，側壁間隔層150可從源極內連線160將分離柵極140隔離，且可借由經源極內連線160的電容耦合將偏壓加在分離柵極140上。上述的圖案化步驟包括光微影、無掩膜式光微影、接觸插塞微影、等離子與/或干蝕刻、離子碾磨、化學蝕刻與/或其它制程。
柵極氧化層130可包括SiO2、Ta2O5、Hf2O、ZrO2與/或其它介電材料，以提供所需的等效氧化物厚度，且可借由原子層沉積(atomic layer deposition，簡稱ALD)、化學氣相沉積(CVD)、等離子增進式化學氣相沉積(PECVD)、物理氣相沉積(PVD)熱或快速熱制程(RTP)氧化與/或同處產生蒸汽(In Situ SteamGeneration，簡稱ISSG)RTP氧化所形成，且此柵極氧化層130的厚度約為100埃或更薄。
分離柵極140可包括金屬硅化物、摻雜與/或未摻雜多晶硅、金屬氧化物、阻障層與金屬導體、阻障層與非金屬導體與/或其它可提供應用的特定需求的同等電性元件效能的材料，此分離柵極140可借由ALD、CVD、PECVD、PVD與/或其它制程形成，其寬度約為100～4000埃，且厚度約為1～800埃。
側壁間隔層150可包括SiO2與/或其它介電材料，且可選擇與元件制程熱預算相符的材料，側壁間隔層150可借由ALD、CVD、PECVD、熱或RTP氧化、ISSGRTP氧化、PVD與/或其它制程形成，其厚度約為10～400埃，且寬度約為10～4000埃。
源極內連線160可包括一種或多種導體材料，包括多晶硅、金屬硅化物與/或金屬氧化物，且也可包括阻隔層與/或鍍層(cladding)，如Ti、Ta、TiN、TaN、TiW、CN、SiC與SiCO，源極內連線160可以ALD、CVD、PECVD、PVD與/或電鍍銅制程(electroplating copper process，簡稱ECP)形成，其厚度約為100～4000埃，且寬度約為10～4000埃，再者，如圖1所示，源極內連線160的剖面輪廓可根據于其周圍構件的幾何形狀逐漸變小或呈垂直狀。
SGFET元件100也可包括絕緣層170以使前述構件與之后所形成的內連線絕緣，此絕緣層170可包括SiO2、Si3N4與/或其它介電材料，盡量選擇與制程熱預算相符的材料，絕緣層170可以ALD、CVD、PECVD、旋轉涂布制程、熱或RTP氧化、ISSGRTP氧化與/或PVD形成，且其厚度約為1～300埃。
SGFET元件100也可包括內連線層180，此內連線層180可為位元線、字符線與/或其它內連線(在此統稱為內連線)，在如圖1所示的實施例中，內連線層180是于絕緣層170上作全面性沉積所形成，但也可利用選擇性沉積形成，內連線層180可包括一種或多種導體材料，如摻雜或未摻雜多晶硅、金屬硅化物與/或金屬氧化物，且可包括阻隔層如Ti、Ta、TiN、TaN、TiW、CN、SiC與SiCO，此內連線層180可以ALD、CVD、PECVD、ECP與/或PVD形成，其厚度約為50～4000埃，且其寬度約為50～4000埃，在一實施例中，內連線層180厚度可小于柵極結構105的高度H。
上述構件為本實用新型的構件結構，如圖1所示，許多構件具有相對于參考平面115的相對高度，且此參考平面115與基底110的主要平面平行，例如，柵極結構105的高度H高于參考平面115，但源極內連線160的厚度就小于柵極結構105的高度H，同樣地，內連線層180包括具小于高度H的第一部分185與小于高度H的第二部分187，如上所述，在一般平坦化的方法中，而構件的地形因素會產生不想見到的結果，如圓角(roundedcorners)、過量殘留增加(excessive residue build-up)與具有尖突的邊緣(jaggede dges)。
請參閱圖2，此圖為圖1所示的元件100在內導線層180上形成蓋層190后的剖面圖，蓋層190可包括SiO2、Si3N4與/或其它介電材料，且這些材料可與熱預算以及隨后CMP制程的機械應力相符，蓋層190可以ALD、CVD、PECVD、旋轉涂布制程、熱或RTP氧化、ISSG RTP氧化與/或PVD形成，其厚度約為100～2000埃，在一實施例中，蓋層190的一部分195可低于柵極結構105的高度H，如同內連線層180可低于柵極結構105的高度H，在隨后的制程中，可將蓋層190的一部分195作為掩膜。
請參閱圖3，此圖為圖2的SGFET元件100經平坦化制程的剖面圖，此平坦化制程可同時平坦化側壁間隔層150、源極內連線160、絕緣層170、內連線層180與/或蓋層190，或其它依然存在的部分，以形成平坦平面310，在一實施例中，CMP的參數，以使蓋層190的部分厚度在經研磨后依然約為200埃，此200埃的蓋層190厚度可提供在后續制程中的適當保護，以防止氧化。
圖3說明平坦化可包括在一般化學機械研磨(CMP)參數下執行CMP，但在一實施例中，CMP的參數可從這些一般所利用的參數加以變化，以減少或消除一般平坦化方法中所不想見到的結果，例如在CPM時借由基底載具或研磨頭對基底110施加更大的下壓力(downward force)，以增加研磨率比，在一實施例中，此下壓力可約為5.0psi，此下壓力也可約為5.0～10.0psi，相反地，一般CMP傳統上的下壓力小于約4.2psi。
研磨率比可為具有較高輪廓的構件的基底區域的研磨率與具有較低輪廓的構件的基底區域的研磨率之比，有鑒于此，增加研磨率比，可以一比較低構件的移除速率快的速率將較高構件的材料移除，如借由在研磨時增加下壓力，換句話說，當達到較高研磨率比時，高地形區域可比較低地形區域更快被研磨，借由從基底110上將較高地形區域以比在低地形區域較快將材料移除時，可減少或消除在一般平坦化方法中在介于較高地形構件間所造成的圓角(rounded corners)與具有尖突的邊緣(jagged edges)，如此，邊角可被更明確定義、鄰近地形構件間的界面可更加清楚、且大體上不會有殘留增加(residue build-up)與具有缺口的邊緣(jagged edges)的產生。
增加下壓力并非提供較高研磨率比的唯一方式，例如，增加在CMP時的旋轉速度也可增加研磨率比，因此，在一實施例中，研磨頭對基底110的旋轉速率約為75～200rpm，在一更特定的實施例中，研磨頭速率可為90～100rpm，相反地，一般CMP制程傳統上的研磨頭速率小于約63rpm。
同樣地，在CMP時用來研磨基底110上的地形構件所使用的平臺的轉速約為65～150rpm，在一更特定的實施例中，平臺轉速約為85～95rpm，相反地，一般CMP制程傳統上的平臺轉速小于約57rpm。
構件的CMP選擇率也可調整至一想要的研磨率比，也就是根據材料對CMP的抗性(resistance)來選擇地形構件所用的材料，所以較高的地形構件可包括對CMP具有較低抗性的材料，而較低的地形構件可包括對CMP具有較高抗性的材料，換句話說，較高地形構件所利用的材料的選擇性高于較低地形構件所利用的材料的選擇性，在一實施例中，較高地形構件的選擇性可為較低地形構件的選擇性的約3～5倍，所以研磨率比可約為3∶1，或3∶1～5∶1間，例如，在圖1與圖2所示的實施例中，蓋層190可包括Si3N4且內連線層180可包括多晶硅，因為多晶硅在CMP中的抗性約為Si3N4的3倍，所以就可得到3∶1的研磨率比。
調整CMP研磨漿的化學組也可用來達成增加研磨率比，也就是在較高地形構件的研磨漿的選擇性較較低地形構件的大，在一實施例中，較高地形構件的研磨漿選擇性可為較低地形構件的研磨漿選擇性的3倍。
再者，一般利用等離子與/或化學回蝕刻的制程不與蓋層190的CMP制程合并，以避免增加殘留增加(residue build-up)與具有尖突的邊緣(jagged edges)的可能性，然而，借由本實用新型揭露的蓋層190的合并使用，如其具有對其下方層(如內連線層180)的1/3的抗性，可減少或消除殘留增加(residuebuild-up)的發生，且可預防在較高地形構件間形成不一致的邊緣。
請參閱圖4，此圖說明圖3所顯示的元件100在經隨后制造步驟處理后的剖面圖，掩膜層402可形成在源極內連線160與因為前述平坦制程而露出的內連線層180上，包括在一些實施例中，掩膜402也可形成在相對薄的側壁間隔層150與內連線160上。在一實施例中，蓋層190包括SiO2且掩膜層402包括Si3N4；在另一實施例中，蓋層190包括Si3N4且掩膜層402包括SiO2。掩膜層402可以ALD、CVD、PECVD、旋轉涂布方法、ISSG氧化與/或PVD全面性或選擇性形成，掩膜層402的形成尚可包括退火制程，如熱或RTP氧化，沉積掩膜層402的制程條件可包括550～950℃間的制程溫度，且其制程環境可包括N2、O2與/或1，2-二氯乙烯，掩膜層402的厚度約為1～2000埃，此厚度是根據SGFET元件100的設計規格而變化，掩膜層402可提供在之后的蝕刻制程中對多晶硅區域的保護。
請參閱圖5，此圖為圖4的元件100在移除部分的蓋層190、絕緣層170與內連線層180后的剖面圖，掩膜層402可用在此移除中，如圖5所示，然后再被移除，蓋層190、絕緣層170、內連線層180與/或掩膜層402的移除可借由選擇性等離子與/或化學蝕刻來達成，掩膜層402可防止其下材料被蝕刻，SiO2側壁間隔層150尚可防止其下層被蝕刻，然而，蓋層190下的材料可被移除。
根據本實用新型揭露結合使用掩膜層402與CMP制程以提供所欲的SGFET的箱型結構中，此掩膜層402可在絕緣層170與內連線層180的部分移除后使源極與漏極的接觸插塞大體上干凈且具有平坦表面，而干凈且具有平坦表面的源極與漏極接觸插塞可在之后形成良好的金屬硅化物、耐火阻隔金屬與/或填充金屬接觸插塞，相反地，若具有圓形與/或具有缺口的SGFET接觸插塞的表面常會造成高接觸阻性，且在隨后形成的構件的針孔與金屬擴散的穿遂現象也很有可能造成SGFET在電性上的失敗。
請參閱圖6，此圖為本實用新型揭露的平坦化系統600的透視圖，此平坦化系統600可用在上述圖2中的SGFET元件的平坦化，熟習此技藝的人士應可了解此系統600只顯示部分構件，且其實此系統600尚包括許多未在圖6中描述或未顯示的構件。
系統600包括可分開的研磨頭610與基底620(如圖2所示的基底100)對，研磨頭610可借由柄630與第一驅動裝置640連接，第一驅動裝置640可驅動研磨頭610以箭頭657的方向旋轉，且其旋轉速率約為75～200rpm，且研磨速度也可為200rpm以上，第一驅動裝置640尚可對研磨頭610施力，以使形成在基底620上的地形構件與研磨平臺650接觸，第一驅動裝置640所施的力可約為20～10.0psi，且此力也可更大。
平臺650可包括一般或未來實用新型的組成與形狀的研磨墊655，平臺650可借由柄660與第二驅動裝置670結合，以使平臺650以箭頭657的方向旋轉，此第二驅動裝置670可以約65～150rpm的速度旋轉平臺650，且此轉速也可高于150rpm，第二驅動裝置670尚可施力于平臺650上，以使平臺650(或研磨墊655)與基底620上的地形構件接觸，第二驅動裝置670所施的力可約為2.0～10.0psi，再者，可同時操縱第一與第二驅動裝置640、670以提供對基底620上的地形構件施加約5.0～10.0psi的研磨力，且此力可更高，控制第一與第二驅動裝置640、670以提供對基底620上的地形構件研磨力，且旋轉研磨頭610與/或平臺650尚可借未顯示于圖6中的裝置所控制，如專用計算機元件。
研磨系統600尚可包括研磨漿傳送系統680，此研磨漿傳送系統680可經導管687將研磨漿685傳送至平臺650(或研磨墊655)上，研磨漿685的組成可根據基底620上的地形構件來選擇，如上述的圖5所述。
借由使用比傳統的平坦化方法更大的研磨力與/或更快的研磨速度，系統600就可減少或消除一般平坦化所產生的圓角(rounded corners)、殘留增加(residue build-up)與具有尖突的邊緣(jagged edges)，例如，如上所述，第一與/或第二驅動裝置640、670施加約5.0psi的力、約93rpm的研磨頭610轉速與約87rpm平臺650轉速，可在CMP時提供更高的研磨率比，以使形成于基底620上的地形構件可比較低地形構件在一更快的速率下研磨，且利用特定的研磨漿685組成也可有效地達成更高研磨率比或增加研磨率比。
請參閱圖7，此圖為本實用新型揭露集成電路元件700的剖面圖，此集成電路元件700為上述元件100的結構之一，例如，集成電路元件700包括多個元件722于基底710上或中，其中之一或更多的元件與圖5所示的微電子元件大體上類似，元件722可被內部連接與/或被連接至基底710上或中的微電子元件724其一或更多，此微電子元件724可為或包括金屬氧化物半導體場效晶體管(MOSFETs)、FinFET與/或其它一般與/或未來所研發的半導體元件。
集成電路元件700尚包括內連線740，此內連線740沿著與/或延伸過介電層730、750之一或更多至多個微電子元件722、724之一，此介電層730、750可包括二氧化硅、黑鉆石(加州圣克拉拉應用材料的產品)與/或其它材料，且可以CVD、ALD、PVD、旋轉涂布與/或其它制程形成，介電層730、750的厚度約為2000～15000埃，內連線740可包括銅、鎢、金、鋁、奈米碳管、碳富勒烯(Fullerene)、耐火金屬與/或其它材料，且可以CVD、PECVD、ALD、PVD與/或其它制程形成。
集成電路元件700可包括元件722、724的不平坦地形層，例如，元件722可包括閃存元件如SGFET，同時元件724可包括MOSFET與/或其它微電子元件，元件722可包括在存儲器陣列或存儲器單元區中，且元件724可包括在集成電路元件700的周邊電路區中，在元件722、724間的地形可有許多變化，此變化會在CMP制程中產生更多問題，如凹陷、圍欄(fence)的形成、碎裂與/或其它制程所并發的現象。此揭露適用于集成電路元件中的周邊電路區域與存儲器陣列區域中，提供自行對準柵極電極或其它接觸插塞的提供方法。
在一實施例中，元件722、724可包括構件760、762，此構件760、762可在不同制程步驟中分別形成，例如，在構件760形成時，構件762可被保護以防止對其下構件的傷害，構件762可以一暫時層保護，包括光致抗蝕劑、Si3N4、聚合物、SiO2與/或其它材料；此外，在構件762形成時，構件760可被保護以防止對構件下與/或鄰近的構件760造成傷害，構件760可以一暫時層保護，包括光致抗蝕劑、Si3N4、聚合物、SiO2與/或其它材料。
構件760、762的形成順序可取決于是否可預防鄰近構件與元件層的破壞，例如，構件760的多晶硅、金屬硅化物與/或多晶硅氧化物的形成可包括借由暫時層保護構件760，暫時層可在構件760的形成時預防CMP凹陷與/或損傷的發生，所以，借由保護構件762可使元件722的電性接觸以自行對準方式形成在源極/漏極區。
請參閱圖8a與圖8b，這些圖說明本實用新型揭露另一實施例的集成電路元件800的剖面圖，圖8a與圖8b的集成電路元件800為制程中的元件，此集成電路元件800包括陣列基底810與次要基底815。
陣列基底810包括一個或多個存儲器元件804，此存儲器元件804可介于絕緣結構820間、陣列基底810中與/或上，此存儲器元件804與圖5所示的微電子元件100與/或圖7所示的微電子元件700大體上類似，此存儲器元件804可大體上與元件806垂直，以使元件804的主平面812與元件806的主平面814大體上垂直，例如，平面812與平面814具有90度的夾角，如箭頭850所示，在另一實施例中，平面812、814的夾角可為0～90度，此陣列基底810可包括Si、SOI、SON、鉆石、聚合物與/或其它材料。
次要基底815包括一個或多個元件806，此元件806可位于絕緣結構820間、次要基底815中與/或上，元件806與圖7中的微電子元件700大體上類似，此次要基底815可包括Si、SOI、SON、鉆石、聚合物與/或其它材料，形成于基底815中的元件可用作信號放大器、存儲器元件804與/或其它形成于陣列基底810中的元件。
請參閱圖8a，元件800包括半導體層840，此半導體層840位于陣列基底810的主動區830上且鄰近于絕緣結構820側，此半導體層840包括外延Si、多晶硅、多晶硅氧化物、CoSi、NiSi與/或其它材料，且可在陣列基底810與或次要基底815上借由CVD、PECVD、PVD、ALD與/或其它方法作全面性與/或選擇性沉積，之后再借由CMP、等離子蝕刻與/或化學蝕刻對絕緣結構820作回蝕刻或其它平坦化處理。
元件800尚可包括護層860，以保護其下的構件，如保護主動區830與絕緣結構820，此護層860可包括SiO2、SiN、Si3N4、TiN、聚合物與/或其它材料，這些材料的介電常數約為5.5～9，護層860可全面性與/或選擇性沉積在次要基底815與/或陣列基底810上，且此層可以CVD、PECVD、PVD、ALD與/或其它方式形成，此護層可在陣列基底810上進行圖案化與蝕刻移除，以留下在次要基底815上的護層860。
請參閱圖8b，此圖為護層860已從次要基底815上經隨后的制程移除，在一實施例中，護層860可在次要基底815的主動區830上形成其它材料之前移除，以形成晶體管元件。
陣列基底810與次要基底815可為結合的分離基底或其它耦合在一起的結構，或可為一般鄰近的區域，在一實施例中，次要基底815可包括一基底材料，而陣列基底810可包括其它基底材料，例如，次要基底815可包括SON基底，同時陣列基底810可包括SOI基底。
請參閱圖9a，此圖說明本實用新型揭露制造步驟中的微電子元件900的剖面圖，此微電子元件900包括基底905、形成在基底905上的護層910與延伸過護層910與至少部分基底的絕緣結構920，此微電子元件900尚包括單元區902與周邊電路區904，例如，多個元件可位于與/或大體上形成于單元區902中，且多個邏輯元件可位于與/或大體上形成于周邊電路區904中，在一實施例中，存儲器元件位于與/或大體上形成于包括存儲器晶體管元件的單元區902中，且與圖5所示的元件大體上類似，且邏輯元件位于與/或大體上形成在周邊電路區904中，此周邊電路區904可為用在邏輯電路與/或感應電路的MOSFET元件、FinFET元件與/或其它晶體管元件。
基底905可大體上與圖1所示的基底110的組成與制造相似，基底905可為單晶或其它硅基底、SOI基底包括在硅或藍寶石基底上的硅或鍺外延層、塑料或其它彈性基底與/或其它一般或未來發展的基底，基底905可包括多個種摻雜區，以形成摻雜井、溝道區、源極/漏極區與/或其它結構，在一實施例中，摻雜區可以交替或西洋棋盤狀的圖型摻雜，以使元件位于與/或大體上形成于單元區902與/或周邊電路區904中，包括CMOS元件。
護層910可包括氧化硅、氮化硅(SiN、Si3N4等)與/或其它材料，以作為蝕刻停止或CMP停止用，護層910可借由CVD、LPCVD、PECVD、熱制程、ALD、PVD與/或其它制程全面性或選擇性沉積于單元區902與周邊電路區904中的基底905上，其厚度約為500～5000埃，在一實施例中，護層910與圖8a中的護層860大體上相似，護層910尚可包括約50～200埃的氧化硅層與1000～2500埃的氮化硅層。
絕緣結構920可為或包括STI或其它電性絕緣構件，例如，絕緣構件920由下列方式形成利用蝕刻或其它方式形成延伸過護層910與至少部分基底905的開口，再以二氧化硅與/或其它介電材料填充此開口。在一實施例中，絕緣結構920可借由干蝕刻制程形成，其厚度約為2000～5000埃，此用于絕緣結構920的塊狀絕緣材可以CVD、HDPCVD、PECVD、LPCVD、SACVD與/或旋轉涂布制程形成，且其厚度約為3000～8000埃，此絕緣結構920尚可借由CMP制程平坦化，以移除部分的塊狀絕緣材，而所移除的厚度約為1000～8000埃，且絕緣結構920大體上與護層910同平面，如圖9a所示，CMP制程可具有一約2～30的塊狀絕緣材對護層的研磨選擇率。
請參閱圖9b，此圖說明圖9a的微電子元件900經隨后制程處理后的剖面圖，其中圖案化光致抗蝕劑或其它掩膜層930可在部分護層910上形成，此掩膜層930可包括厚度約為3000～10000埃的光致抗蝕劑層，掩膜層930可形成于周邊電路區904的表面上，且也可延伸形成于周邊電路區904與單元區902的部分絕緣結構920上。
請參閱圖9c，此圖說明圖9b的微電子元件900經隨后制程處理后的剖面圖，其中掩膜層930在移除部分護層910的蝕刻制程中是作為掩膜用，由于掩膜層930大體上未覆蓋單元區902，所以在單元區902上的護層910就會在蝕刻制程中被移除，然而，部分位于掩膜層930下方的護層910在蝕刻制程中被保護著，此蝕刻制程可為干蝕刻、化學蝕刻、上述蝕刻方式的組合與/或其它制程，在一實施例中，部分護層910以濕蝕刻制程移除，且此濕蝕刻制程的護層910對絕緣結構920的蝕刻選擇率約為5～30間。
請參閱圖9d，此圖說明圖9c的微電子元件900經隨后制程處理后的剖面圖，其中掩膜層930被蝕刻移除或經由其它方式移除，此掩膜層930可借由等離子灰化或伴隨著H2SO4的化學蝕刻之一或多種制程移除，在移除掩膜層930后，就利用移除后所殘留的部分護層910進行柵極介電前清潔制程，在一實施例中，柵極介電前清潔制程包括利用稀釋的HF或利用緩沖氧化物蝕刻(buffer oxide etching，簡稱BOE)的濕制程，此制程可能會在絕緣結構920的上頂角鄰近處產生一個或多個凹陷(divots)921，然而，凹陷(divots)921尚可能在之前的制程中已形成，如圖9c所示，凹陷(divots)921可為多重制程所累積的結果，包括平坦化、護層910的移除、掩膜層930的移除與柵極介電前清潔制程。
如圖9d所示，柵極介電層940與柵極電極層950可在基底905上形成，柵極介電層940可借由將因之前蝕刻制程所露出的部分基底905置于氧化環境中，此外，也可將柵極介電層940借由CVD、PECVD、ALD、PVD與/或其它制程沉積在露出的部分基底905上，此柵極介電層940可包括二氧化硅、氧化硅、氮氧化硅與/或其它材料，且其厚度約為10～300埃。
柵極電極層950可包括多晶硅、非晶硅與/或其它半導體材料，且可以全面性(如實施例中所述)或選擇性沉積的方式形成，柵極電極層950可借由CVD、PECVD、ALD、PVD與/或其它制程所形成，且其厚度約為500～4000埃。
請參閱圖9e，此圖說明圖9d的微電子元件900經隨后制程處理后的剖面圖，其中部分柵極電極層950被移除，以形成柵極電極955，此部分柵極電極層950可以干蝕刻制程、濕蝕刻制程、回蝕刻制程、化學機械平坦化或化學機械研磨(在此統稱為CMP)與/或其它制程所移除，且可利用絕緣結構920與/或護層910作為移除終點，在一實施例中，柵極電極層950約被移除200～2000埃，以留下在主動區960上300～2000埃的柵極電極層950，而柵極電極層950對護層910的選擇率約為5～30，且柵極電極層950對絕緣結構920的選擇率約為5～30。
形成于單元區的元件尚可以過度蝕刻或過度研磨制程將絕緣結構920上所殘留的部分柵極電極層950移除，此過度蝕刻或過度研磨制程尚可包括移除介于絕緣結構920間的柵極電極層950的凹蝕部分，如圖9e所示，例如，所形成的柵極電極955可具有與絕緣結構920直接接觸的側表面，且具有與凹陷(divots)921表面一般的邊界，柵極電極955之前所形成的凹陷(divots)921的一部分尚可延伸至絕緣結構920，所以，柵極電極955可具有比主動區960更大的寬度，在一實施例中，由于柵極電極955具有凹蝕處，所以柵極電極955的上表面956可低于絕緣結構920的上表面926，如圖10所示，在一實施例中，柵極電極955的凹蝕深度約為10～500埃，在此制程步驟與/或之后的步驟中，形成于單元區902的元件可在移除殘留部分護層910前大致完成。
請參閱圖9f，此圖說明圖9e的微電子元件900經隨后制程處理后的剖面圖，其中護層910的任何殘留部分皆被移除，例如，借由干蝕刻、化學蝕刻與/或其它制程將護層910殘留部分移除，以使在周邊電路區904中的基底905露出，在一實施例中，部分護層910被濕蝕刻制程所移除，且此濕蝕刻的護層910對絕緣結構的選擇率約為5～30，此濕蝕刻尚可具有5～30的護層910對柵極電極層955的選擇率。
所以，在周邊電路區904所露出的基底905可進一步借由一般與/或未來所發展的裝置在周邊電路區904中制成MOSFETs與/或其它晶體管與邏輯與/或感應電路，在一實施例中，微電子元件900大體上與圖7中的集成電路元件700與/或圖8b中的元件800類似。
請再次參閱圖10，此圖說明本實用新型揭露另一實施例的集成電路元件900，以符號990表示，集成電路元件990包括具有至少一存儲器單元區902與至少一周邊電路區904的基底，且有多個絕緣區920位于存儲器單元區902中，且每個多個主動區960位于絕緣區920間，元件992尚包括多個柵極電極層955，且每個柵極電極層955皆位于絕緣結構920間且位于所對應的主動區960上，其中每個柵極電極層955的寬度大于柵極層955接觸的相鄰絕緣結構920的間隔寬度。
每個柵極電極955包括延伸至鄰近的絕緣結構920的一部分，例如，每個柵極電極955可包括與鄰近絕緣結構920的一接觸的側表面，如每個柵極電極955都會超過對應的主動區960，每個絕緣結構920也包括凹陷(divots)921，此凹陷(divots)921具有凸向鄰近柵極電極955之一的輪廓。
每個絕緣結構920也高過基底905與鄰近的柵極電極955，所以，每個絕緣結構920可以遠離基底905的方向延伸過鄰近的柵極電極955，或每個多個柵極電極955可不比鄰近的絕緣結構920更遠離基底905。
以上所述僅為本實用新型較佳實施例，然其并非用以限定本實用新型的范圍，任何熟悉本項技術的人員，在不脫離本實用新型的精神和范圍內，可在此基礎上做進一步的改進和變化，因此本實用新型的保護范圍當以本申請的權利要求書所界定的范圍為準。
附圖中符號的簡單說明如下
100、722、724、804、806、992元件105柵極結構110、620、710、905基底115參考平面120源極區130柵極氧化層140分離柵極150側壁間隔層160源極內連線170絕緣層180、740內連線層185內連線層180的第一部分187內連線層180的第二部分190蓋層195蓋層190的一部分310平坦平面402、930掩膜層600平坦化系統610研磨頭630、660柄640第一驅動裝置650研磨平臺655研磨墊657、850箭頭670第二驅動裝置680研磨漿傳送系統685研磨漿
687導管700、800集成電路元件730、750介電層760、762構件804存儲器元件810陣列基底812元件804的主平面814元件806的主平面815次要基底820、920絕緣結構830、960主動區840半導體層860、910護層900微電子元件902單元區904周邊電路區921凹陷(divots)926絕緣結構920的上表面940柵極介電層950柵極電極層955柵極電極956柵極電極955的上表面990集成電路元件H柵極結構105的高度
權利要求1.一種集成電路元件，其特征在于所述集成電路元件包括一具有至少一存儲器單元區與至少一周邊電路區的基底；多個絕緣結構位于該存儲器單元區中；多個主動區，每個該主動區皆位于該多個絕緣結構的鄰近處間；以及多層柵極電極層，每層該柵極電極層皆位于該多個絕緣結構的鄰近處間且位于一所對應的該多個主動區上，每層該多層柵極電極層的寬度大于與該柵極電極層接觸的相鄰絕緣結構的間隔寬度。
2.根據權利要求1所述的集成電路元件，其特征在于每個該多個柵極電極包括一延伸至鄰近該多個絕緣結構的部分。
3.根據權利要求1所述的集成電路元件，其特征在于每層該多層柵極電極層包括一側面接觸鄰近的該絕緣結構。
4.根據權利要求1所述的集成電路元件，其特征在于每層該多層柵極電極層突出于對應的該多個主動區的部分。
5.根據權利要求1所述的集成電路元件，其特征在于每個該多個絕緣結構包括一凹陷處，此凹陷處具有一凸向鄰近的該多層柵極電極層之一的輪廓。
6.根據權利要求1所述的集成電路元件，其特征在于每個該多個絕緣結構延伸過該基底至少一鄰近的柵極電極層所高于該基底的高度。
7.根據權利要求1所述的集成電路元件，其特征在于每個該多個絕緣結構以遠離該基底的方向延伸過鄰近的該多層柵極電極層。
8.根據權利要求1所述的集成電路元件，其特征在于每層該多層柵極電極層未比鄰近的該多個絕緣結構更遠離該基底。
9.根據權利要求1所述的集成電路元件，其特征在于尚包括多個邏輯電路晶體管位于該周邊電路區中。
專利摘要本實用新型提供一種集成電路元件，包括具有至少存儲器單元區與至少周邊電路區的基底；多個絕緣結構位于存儲器單元區中；多個主動區，每個主動區皆位于多個絕緣結構的鄰近處間；以及多層柵極電極層，每層柵極電極層皆位于多個絕緣結構的鄰近處間且位于所對應的多個主動區上，每層多層柵極電極層的寬度大于與柵極電極層接觸的相鄰絕緣結構的間隔寬度。
文檔編號H01L27/12GK2781573SQ200420116030
公開日2006年5月17日 申請日期2004年12月3日 優先權日2003年12月3日
發明者陳漢平, 喻中一 申請人:臺灣積體電路制造股份有限公司