專利名稱:單一晶體管型隨機存取存儲器結構的制作方法
技術領域:
本實用新型是有關于一種嵌入式存儲器(embedded memory),特別是有關于一種單一晶體管型隨機存取存儲器。
背景技術:
嵌入式存儲器邏輯組件為一種系統單芯片(system on a chip;SOC)組件,是指將存儲器組件和邏輯組件整合于同一芯片上。嵌入式存儲器邏輯組件包含有一單元數組區和一邏輯電路區,而儲存于單元數組區的存儲單元內的數據則由邏輯電路來操作。目前廣泛做為存儲單元的結構有兩種,一是動態隨機存取存儲器單元(DRAM cell),一是靜態隨機存取存儲器單元(SRAMcell)。近來發展出一種1T-SRAM技術,其使用邏輯制程配合DRAM的存儲單元架構來生產功能為SRAM的產品,故可運用單一晶體管晶胞達到高集積度的目的,同時維持SRAM免數據更新及低隨機存取周期的優勢。因此,1T-SRAM可以成為傳統靜態隨機存取存儲器與嵌入式動態隨機存取存儲器的替代方案。在目前的1T-RAM技術中,常用的電容結構為平板型電容(planarcapacitor),但因其具有不易縮小存儲單元尺寸的缺點,故無法應用于高密度的存儲單元數組的技術上。
請參閱圖1,其顯示現有1T-RAM的電容器的剖面示意圖。以一P型半導體硅基底10為例,其表面定義有一存儲單元區I以及一邏輯電路區II,且半導體硅基底10內部包含有多個淺溝槽隔離結構16,用以定義出組件有源區域。
首先電容器的下電極制程,是利用微影與蝕刻方式于淺溝槽隔離結構16中定義形成一凹槽,且該凹槽的一傾斜側壁是暴露半導體硅基底10。然后,于凹槽中沉積一第一導電層18,做為電容器的下電極18。接著進行井區的微影離子植入制程,于存儲單元區I內形成一N井區12,并于邏輯電路區II內形成一N/P井區14。
之后進行電容器的介電層制程以及上電極制程。首先,利用熱氧化法或是化學氣相沉積法于上述的整個表面上形成一介電層20,再于介電層20的整個表面形成一第二導電層22,而后利用微影與蝕刻方法將第二導電層20定義成為多個上電極22a以及多個柵極層22b的圖案。其中,上電極22a是位于凹槽的下電極18的上方,且夾設于上電極22a與下電極18之間的介電層20a是用作為電容介電層20a。另外,依據存儲單元區I以及邏輯電路區II的位置區分,柵極層22b可作為存儲單元柵極以及邏輯柵極,而位于柵極層22b底部的介電層22b是用作為一柵極介電層22b。
上述的電容器制程是藉由介電層22的沉積與蝕刻制程,同時完成電容介電層22a以與柵極介電層22b的制作,因此介電層22附帶的熱預算(thermal budget)效應會同時影響到電容介電層22a以與柵極介電層22b的品質。而且,礙于氧化硅材質的階梯覆蓋能力(step coverage)不佳的因素,形成于凹槽的側壁上的介電層22會發生厚度不均勻且過厚的缺點,進而影響到電容介電層22a的電性品質。甚且,使用二氧化硅材質制作電容介電層22a尚有電流遺漏的疑慮以及介電常數不足的問題。
除此之外,為了完成上述的電容器結構,必須預留一較大空間給予通閘(pass-gate)與電極板的制作,而且必須提供一較大面積的硅基底10給予電容器的制作,因此將目前的1T-RAM技術搭配上述的電容器結構會遭遇到存儲單元尺寸縮小的困難,而無法應用于高密度的存儲單元數組的技術上。
發明內容
有鑒于此,本實用新型的主要目的在于提供一種單一晶體管型隨機存取存儲器的結構,包括一具有高介電常數(high-k)材料的電容器,以提高電容介電層的介電常數、增加電容的有效面積、提高電容量。
為達成上述目的,本實用新型提供一種單一晶體管型隨機存取存儲器的結構,包括一半導體基底,其包含有一存儲單元區以及一邏輯電路區;多個淺溝槽隔離結構是形成于該半導體基底內,其中該第一淺溝槽隔離結構位于該存儲單元區內,且該第二淺溝隔離結構位于該存儲單元區以及該邏輯電路區的交界處;多個柵極層以與柵極絕緣層是形成于該半導體基底的表面上,其中該存儲單元區內包含有多個第一柵極層以及至少一個第二柵極層,該邏輯電路區內包含有至少一個第一柵極層以及至少一個第二柵極層,且該存儲單元區內的該第二柵極層是位于該第一淺溝槽隔離結構的表面上,且該邏輯電路區內的該第二柵極層是位于該第二淺溝槽隔離結構的表面上;一源/漏極區,是形成于該存儲單元區內的該第一柵極層周圍的該半導體基底內,且形成于該邏輯電路區內的該第一柵極層周圍的該半導體基底內;一遮蔽層,是遮蔽該邏輯電路區內的該第二柵極層兩與該存儲單元區內的該第一柵極層之間不形成金屬硅化物的表面區域,并遮蓋該存儲單元區內的該第一柵極層與該第二柵極層之間不形成金屬硅化物的區域;一金屬硅化物層,是形成于該遮蔽層區域以外的該第一柵極層頂部以及該源/漏極區的表面上;一蝕刻停止層,形成于上述該半導體基底的表面上;一第一介電層,是覆蓋該蝕刻停止層的表面;一電容器下電極板,是該淺溝槽隔離結構的一暴露側壁及其相鄰該半導體基底的暴露表面;一介電層,是形成于該電容器下電極板的表面上;以及一電容器上電極板,是形成于該介電層的表面上。
本實用新型另提供一種單一晶體管型隨機存取存儲器的結構,包括一半導體基底,其包含有一存儲單元區以及一邏輯電路區;多個淺溝槽隔離結構是形成于該半導體基底內,其中該第一淺溝槽隔離結構位于該存儲單元區內,且該第二淺溝隔離結構位于該存儲單元區以及該邏輯電路區的交界處;多個柵極層以與柵極絕緣層是形成于該半導體基底的表面上,其中該存儲單元區內包含有多個第一柵極層以及至少一個第二柵極層,該邏輯電路區內包含有至少一個第一柵極層以及至少一個第二柵極層,且該存儲單元區內的該第二柵極層是位于該第一淺溝槽隔離結構的表面上,且該邏輯電路區內的該第二柵極層是位于該第二淺溝槽隔離結構的表面上;一第一電容器下電極板,是兩相鄰的該第一淺溝槽隔離結構以及該存儲單元區內的該第一柵極層之間的該半導體基底;一第二電容器下電極板,是兩相鄰的該第二淺溝槽隔離結構以及該存儲單元區內之間該第一柵極層之間的該半導體基底;一源/漏極區,是形成于該存儲單元區內的該第一柵極層周圍的該半導體基底內,且形成于該邏輯電路區內的該第一柵極層周圍的該半導體基底內;一遮蔽層,是遮蔽該邏輯電路區內的該第二柵極層兩與該存儲單元區內的該第一柵極層之間不形成金屬硅化物的表面區域,并遮蓋該存儲單元區內的該第一柵極層與該第二柵極層之間不形成金屬硅化物的區域;一金屬硅化物層,是形成于該遮蔽層區域以外的該第一柵極層頂部以及該源/漏極區的表面上;一蝕刻停止層,形成于上述該半導體基底的表面上;一第一介電層,是覆蓋該蝕刻停止層的表面;一介電層,是形成于該第一、第二電容器下電極板的表面上;以及一電容器上電極板,是形成于該介電層的表面上。
依據上述的單一晶體管型隨機存取存儲器的結構,本實用新型具有以下優點1.本實用新型將一具有高介電常數(high-k)材料的電容器,如Ta2O5、Al2O3、HfO2、TiO2、SrTiO3、BaSrTiO3、ZrO2材質的介電常數遠大于傳統使用的氧化是材質,因此可以有效提高電容介電層的介電常數,進而增加電容器的電容量。
2.本實用新型的電容介電層60,是設置于柵極絕緣層40a、40b上,因此電容介電層60的品質不會受到柵極絕緣層40a、40b制程附帶的熱預算(thermal budget)效應的影響。
3.本實用新型使用的高介電常數的材質,其階梯覆蓋能力(stepcoverage)遠勝于傳統使用的氧化硅材質,因此沉積于淺溝槽32側壁上的介電層60不會發生厚度不均勻且過厚的缺點,故可消除電流遺漏的疑慮,進而可確保電容介電層60的電性品質。
4.本實用新型的電容器區域58,是淺溝槽隔離結構34的一暴露側壁,并利用暴露側壁的硅摻雜材質用作為電容器下電極板,則此起伏輪廓可提高電容的有效面積,進而提高電容量,且易于應用在存儲單元尺寸縮小的單元數組技術上。
圖1顯示現有1T-RAM的電容器的剖面示意圖。
圖2A至圖2E的剖面示意圖顯示本實用新型第一實施例的單一晶體管型隨機存取存儲器的制造方法。
圖3A至圖3E的剖面示意圖顯示本實用新型第二實施例的單一晶體管型隨機存取存儲器的制造方法。
圖4A至圖4E的剖面示意圖顯示本實用新型第三實施例的單一晶體管型隨機存取存儲器的制造方法。
圖5A至圖5E的剖面示意圖顯示本實用新型第四實施例的單一晶體管型隨機存取存儲器的制造方法。
符號說明半導體硅基底~10;存儲單元區~I;邏輯電路區~II;N井區~12;N/P井區~14;淺溝槽隔離結構~16;第一導電層~18;下電極~18;介電層~20;上電極~22a;柵極層~22b。
半導體基底~30;存儲單元區~I;邏輯電路區~II;淺溝槽~32I、32II淺溝槽隔離結構~34;N井區~36;N/P井區~38;柵極絕緣層~40a、40b;柵極層~42a、42a”、42b、42b”;間隙壁~44;源/漏極區~46;遮蔽層~48;金屬硅化物層~50;蝕刻停止層~52;第一介電層~54;能量感應層~56;電容器圖案開口~57;電容器區域~58;介電層~60;導電層~62;第二介電層~64;第三介電層~66;接觸插塞~68;層間介電層~70;第一內聯機層~72;平坦涂層~74。
具體實施方式
為了讓本實用新型的上述和其它目的、特征、和優點能更明顯易懂,下文特舉較佳實施例,并配合所附圖示,作詳細說明如下第一實施例請參閱圖2A至圖2E,其剖面示意圖顯示本實用新型第一實施例的單一晶體管型隨機存取存儲器。
首先進行組件標準邏輯制程。如圖2A所示,提供一半導體基底30,例如一半導體硅基底,較佳的是P型的單晶硅基底。此半導體基底30可大致區分為一存儲單元區(1T-RAM cell area)I以及一邏輯電路區(logic circuitarea)II。接著,利用一硬掩膜層(未繪示)搭配光阻的圖案轉移技術以及適當的蝕刻方法,于半導體基底30中形成多個淺溝槽32,用以定義組件有源區(active area,AA)。而后,于淺溝槽32填入一絕緣材質,其材質例如是利用LPCVD或PECVD沉積的介電層,并藉由化學機械研磨制程將半導體基底30表面上多余的絕緣材質磨除,則可于每一個淺溝槽32中形成一淺溝槽隔離結構34。其中,第一淺溝槽隔離結構34I位于存儲單元區I內,用以定義存儲單元區I內的組件有源區;而第二淺溝隔離結構34II位于存儲單元區I以及邏輯電路區II的交界處,用以定義存儲單元區I以及邏輯電路區II之間的組件有源區。
繼續,將上述硬掩膜層移除之后,于基底30表面上形成一層犧牲氧化層(未繪示),再進行井區的微影與離子植入制程,以于存儲單元區I中形成一N/P井區36,并于邏輯電路區II中形成一N/P井區38,而后對組件有源區進行調整起始電壓的離子植入制程,再移除犧牲氧化層。將犧牲氧化層移除后,于半導體基底30表面上進行介電材質沉積、導電材質沉積、微影以及干蝕刻等制程,可于存儲單元區I中定義形成多個柵極層42a以與柵極絕緣層40a,并可于邏輯電路區II中定義形成多個柵極層42b以與柵極絕緣層40b,其中柵極層42a”以及42b”是分別形成于淺溝槽隔離結構34II、34I的表面上。柵極層42a、42b的較佳者是選用多晶硅材質,而柵極絕緣層40a、40b的較佳者是選用二氧化硅材質。爾后,依序進行下列步驟利用柵極層42a、42b作為掩膜進行N/P型的輕摻雜制程、于柵極層42a、42b的側壁上形成一間隙壁44、利用柵極層42a、42b以及間隙壁44進行N/P型的重摻雜制程,則可于半導體基底30內形成一源/漏極區46。
接著,為了提供作為一金屬硅化物遮蔽(silicide-blocking)區,進行一光阻保護氧化(resist protection oxide,RPO)制程,藉由形成一遮蔽層48以遮蔽兩相鄰的柵極層42b”與柵極層42a之間不形成金屬硅化物的區域,并遮蓋兩相鄰的柵極層42a與柵極層42a”之間不形成金屬硅化物的區域。然后,進行自動對準金屬硅化物制程(self-aligned silicidation,簡稱salicide),以于金屬硅化物遮蔽區以外的柵極層42a、42a”、42b的頂部以及源/漏極區46的表面上形成一金屬硅化物層50。繼續,于上述的半導體基底30的整個表面上沉積一蝕刻停止層52,較佳者是利用LPCVD或PECVD方法沉積的氮化硅材質。而后,于上述的蝕刻停止層52整個表面上沉積一第一介電層54,較佳者是利用LPCVD或PECVD沉積的氧化硅材質。
接續,于淺溝槽隔離結構34內定義一電容器區域。如圖2B所示,于第一介電層54表面上形成一能量感應層56,其較佳者為一光阻層或其它阻劑層。再利用微影與蝕刻技術去除能量感應層56的電容器圖案開口57的區域(包括部分的第一介電層54、蝕刻停止層52、遮蔽層48與淺溝槽隔離結構34),直至暴露淺溝槽32的一部分側壁及其相鄰的N/P井區36的表面硅材質,則暴露的硅摻雜材質區域是定義成為一電容器區域58。特別是,暴露于電容器區域58中的硅摻雜材質區是用作為一電容器下電極板。
后續,進行電容介電層以及電容器上電極板的制程。如圖2C所示,將上述的能量感應層56去除之后,于半導體基板30的整個表面上依序沉積一介電層60、一導電層62以及一第二介電層64。如此一來,位于電容器區域58內的介電層60是用作為一電容介電層,而位于電容器區域58內的導電層62是用作為一電容器上電極板。介電層60的較佳者為一高介電常數材料層、一低溫介電材料層(于500℃~600℃以下制程的低溫材料)、一NO層或一氧化硅層。導電層62較佳者為采用TiN、TaN、Ru、Pt、Ir等等材質,至于第二介電層64較佳者是利用LPCVD或PECVD沉積的氧化硅材質。
跟著,如圖2D所示,進行化學機械研磨(chemical mechanicalpolishing,CMP)制程以去除部分的第二介電層64、導電層62、介電層60以及第一介電層54,以達到表面平坦化效果。然后,于此平坦表面上沉積一第三介電層66。第三介電層66較佳者是利用LPCVD或PECVD沉積的氧化硅材質。
隨后進行后段制程(Back-End-Of-Line,BEOL),包含有接觸插塞以及內聯機制程。如圖2E所示,利用微影、蝕刻、金屬沉積以及CMP等制程,可形成多個接觸插塞68,其乃貫通第三介電層66、第二介電層64以及第一介電層54進而分別連接至柵極層42b、42b”、42a”的頂部以及兩相鄰柵極層42a之間的源/漏極區46頂部。而后,于第三介電層66的表面上提供一層間介電層70,并于層間介電層70中形成多個第一內聯機層72,且每一個第一內聯機層72是電連接下方的接觸插塞68。然此后段內聯機制程非關本實用新型,在此不多贅述接觸插塞68、層間介電層70以及第一內聯機層72的制程與材質限制。
依據上述的單一晶體管型隨機存取存儲器的結構,本實用新型第一實施例具有以下優點1.本實用新型將一具有高介電常數(high-k)材料的電容器,如Ta2O5、Al2O3、HfO2、TiO2、SrTiO3、BaSrTiO3、ZrO2材質的介電常數遠大于傳統使用的氧化是材質,因此可以有效提高電容介電層的介電常數,進而增加電容器的電容量。
2.本實用新型的電容介電層60,是設置于柵極絕緣層40a、40b上,因此電容介電層60的品質不會受到柵極絕緣層40a、40b制程附帶的熱預算(thermal budget)效應的影響。
3.本實用新型使用的高介電常數的材質,其階梯覆蓋能力(stepcoverage)遠勝于傳統使用的氧化硅材質,因此沉積于淺溝槽32側壁上的介電層60不會發生厚度不均勻且過厚的缺點,故可消除電流遺漏的疑慮,進而可確保電容介電層60的電性品質。
4.本實用新型的電容器區域58,是淺溝槽隔離結構34的一暴露側壁,并利用暴露側壁的硅摻雜材質用作為電容器下電極板,則此起伏輪廓可提高電容的有效面積,進而提高電容量,且易于應用在存儲單元尺寸縮小的單元數組技術上。
第二實施例請參閱圖3A至圖3E,其剖面示意圖顯示本實用新型第二實施例的單一晶體管型隨機存取存儲器。
如圖3A所示,首先進行組件標準邏輯制程如同第一實施例所述以及圖2A所示,包含有淺溝槽隔離結構34、柵極層42a、柵極絕緣層40a、間隙壁44、源/漏極區46、遮蔽層48、金屬硅化物層50、蝕刻停止層52以及第一介電層54等制作,在此不多贅述。然后,如圖3B所示,于淺溝槽隔離結構34內定義一電容器區域,如同第一實施例所述以及圖2B所示,包含有能量感應層56、電容器區域58等制作,在此不多贅述。
后續,進行電容介電層以及電容器上電極板的制程。如圖3C所示,將上述的能量感應層56去除之后,于半導體基板30的整個表面上依序沉積一介電層60、一導電層62以及一平坦涂層74。如此一來,位于電容器區域58內的介電層60是用作為一電容介電層,而位于電容器區域58內的導電層62是用作為一電容器上電極板。介電層60較佳者為采用一高介電常數材料層、一低溫介電材料層(于500℃~600℃以下制程的低溫材料)、一NO層或一氧化硅層,導電層62較佳者為采用TiN、TaN、Ru、Pt、Ir等等材質,至于平坦涂層74較佳者是利用光阻(photoresist,PR)或底部抗反射涂層(bottomanti-reflective coating,BARC)等材質。
跟著,如圖3D所示,進行回蝕刻制程,去除部分的平坦涂層74以及部分的導電層62、介電層60以及第一介電層54。然后,于此表面上沉積一第二介電層64,并對第二介電層64進行CMP制程以達到表面平坦化效果。第二介電層64較佳者是利用LPCVD或PECVD沉積的氧化硅材質。隨后,如圖3E所示,進行后段制程(Back-End-Of-Line,BEOL),包含有接觸插塞以及內聯機制程,如同第一實施例所述以及圖2E所示,包含有接觸插塞68、層間介電層70以及第一內聯機層72等制作,在此不多贅述。
依據上述的單一晶體管型隨機存取存儲器的電容器結構,本實用新型第二實施例具有相同于第一實施例所述的優點,在此不多贅述。
第三實施例請參閱圖4A至圖4E,其剖面示意圖顯示本實用新型第三實施例的單一晶體管型隨機存取存儲器。
如圖4A所示,首先進行組件標準邏輯制程如同第一實施例所述以及圖2A所示,包含有淺溝槽隔離結構34、柵極層42a、柵極絕緣層40a、間隙壁44、源/漏極區46、遮蔽層48、金屬硅化物層50、蝕刻停止層52以及第一介電層54等制作,在此不多贅述。主要不同之處在于,第三實施例是額外進行一道CMP制程,以使第一介電層54的表面達到平坦化效果。然后,如圖4B所示,于淺溝槽隔離結構34內定義一電容器區域,如同第一實施例所述以及圖2B所示,包含有能量感應層56、電容器區域58等制作,在此不多贅述。
后續,進行電容介電層以及電容器上電極板的制程。如圖4C所示,將上述的能量感應層56去除之后,于半導體基板30的整個表面上依序沉積一介電層60以及一導電層62。如此一來,位于電容器區域58內的介電層60是用作為一電容介電層,而位于電容器區域58內的導電層62是用作為一電容器上電極板。介電層60較佳者為采用一高介電常數材料層、一低溫介電材料層(于500℃~600℃以下制程的低溫材料)、一NO層或一氧化硅層,導電層62較佳者為采用TiN、TaN、Ru、Pt、Ir等等材質。
跟著,如圖4D所示,進行研磨或回蝕刻制程,去除部分的導電層62、介電層60以及第一介電層54,以達到表面平坦化效果。或者,可以搭配一平坦涂層(例如PR或BRAC材質)進行研磨或回蝕刻制程,去除所有的平坦涂層以及部分的導電層62、介電層60以及第一介電層54,以達到表面平坦化效果。然后,于此平坦表面上沉積一第二介電層64,并對第二介電層64進行CMP制程以達到表面平坦化效果。第二介電層64較佳者是利用LPCVD或PECVD沉積的氧化硅材質。
隨后,如圖4E所示,進行后段制程(Back-End-Of-Line,BEOL),包含有接觸插塞以及內聯機制程,如同第一實施例所述以及圖2E所示,包含有接觸插塞68、層間介電層70以及第一內聯機層72等制作,在此不多贅述。
依據上述的單一晶體管型隨機存取存儲器的電容器結構,本實用新型第三實施例具有相同于第一實施例所述的優點,在此不多贅述。
第四實施例請參閱圖5A至圖5E,其剖面示意圖顯示本實用新型第四實施例的單一晶體管型隨機存取存儲器。
如圖5A所示,首先進行組件標準邏輯制程如同第一實施例所述以及圖2A所示,包含有淺溝槽隔離結構34、柵極層42a、柵極絕緣層40a、間隙壁44、源/漏極區46、遮蔽層48、金屬硅化物層50、蝕刻停止層52以及第一介電層54等制作,在此不多贅述。
然后,如圖5B所示,于淺溝槽隔離結構34上方的N/P井區36的表面定義一電容器區域58。于第一介電層54表面上形成一能量感應層56,再利用微影與蝕刻技術去除能量感應層56的電容器圖案開口57的區域(包括部分的第一介電層54、蝕刻停止層52以及遮蔽層48),直至暴露淺溝槽隔離結構34的表面及其相鄰的N/P井區36的表面硅材質,則暴露的硅摻雜材質區域是定義成為一電容器區域58。特別是,暴露于電容器區域58中的硅摻雜材質區是用作為一電容器下電極板。
后續,如圖5C所示,進行電容介電層以及電容器上電極板的制程,包含有介電層60、導電層62以及第二介電層64的制作,如同第一實施例所述,在此不多贅述。如此一來,位于電容器區域58內的介電層60是用作為一電容介電層,而位于電容器區域58內的導電層62是用作為一電容器上電極板。
跟著,如圖5D所示,包含有化學機械研磨制程以及第三介電層66的制作,如同第一實施例所述,在此不多贅述。
最后,如圖5E所示,進行后段制程(Back-End-Of-Line,BEOL)的接觸插塞以及內聯機制程,包含有接觸插塞68、層間介電層70以及第一內聯機層72等制作,如同第一實施例所述,在此不多贅述。
依據上述可知,本實用新型第四實施例的特征為,平面電容器是位于淺溝槽隔離結構34附近的N/P井區36的表面上,仍可達成第一實施例所述的優點,在此不多贅述。
雖然本實用新型已以較佳實施例揭露如上,然其并非用以限定本實用新型,任何熟習此技藝者,在不脫離本實用新型的精神和范圍內,當可作些許的更動與潤飾,因此本實用新型的保護范圍當視所附的權利要求范圍所界定者為準。
權利要求1.一種單一晶體管型隨機存取存儲器結構,其特征在于,包括有一半導體基底,其包含有一存儲單元區以及一邏輯電路區;多個淺溝槽隔離結構是形成于該半導體基底內,其中該第一淺溝槽隔離結構位于該存儲單元區內,且該第二淺溝隔離結構位于該存儲單元區以及該邏輯電路區的交界處;多個柵極層以與柵極絕緣層是形成于該半導體基底的表面上,其中該存儲單元區內包含有多個第一柵極層以及至少一個第二柵極層,該邏輯電路區內包含有至少一個第一柵極層以及至少一個第二柵極層,且該存儲單元區內的該第二柵極層是位于該第一淺溝槽隔離結構的表面上,且該邏輯電路區內的該第二柵極層是位于該第二淺溝槽隔離結構的表面上;一源/漏極區,是形成于該存儲單元區內的該第一柵極層周圍的該半導體基底內,且形成于該邏輯電路區內的該第一柵極層周圍的該半導體基底內;一遮蔽層,是遮蔽該邏輯電路區內的該第二柵極層兩與該存儲單元區內的該第一柵極層之間不形成金屬硅化物的表面區域,并遮蓋該存儲單元區內的該第一柵極層與該第二柵極層之間不形成金屬硅化物的區域;一金屬硅化物層,是形成于該遮蔽層區域以外的該第一柵極層頂部以及該源/漏極區的表面上;一蝕刻停止層,形成于上述該半導體基底的表面上;一第一介電層,是覆蓋該蝕刻停止層的表面;一電容器下電極板,是該淺溝槽隔離結構的一暴露側壁及其相鄰該半導體基底的暴露表面;一介電層,是形成于該電容器下電極板的表面上;以及一電容器上電極板,是形成于該介電層的表面上。
2.根據權利要求1所述的單一晶體管型隨機存取存儲器結構,其特征在于該介電層是一高介電常數材料層、一低溫介電材料層、一NO層或一氧化硅層。
3.根據權利要求1所述的單一晶體管型隨機存取存儲器結構,其特征在于該電容器上電極板是TiN、TaN、Ru、Pt、Ir或其它金屬材質。
4.根據權利要求1所述的單一晶體管型隨機存取存儲器結構,其特征在于該半導體基底的該存儲單元區中是一第一井區,且該半導體基底的該邏輯電路區中形為一第二井區。
5.一種單一晶體管型隨機存取存儲器結構,其特征在于,包括有一半導體基底,其包含有一存儲單元區以及一邏輯電路區;多個淺溝槽隔離結構是形成于該半導體基底內,其中該第一淺溝槽隔離結構位于該存儲單元區內,且該第二淺溝隔離結構位于該存儲單元區以及該邏輯電路區的交界處;多個柵極層以與柵極絕緣層是形成于該半導體基底的表面上,其中該存儲單元區內包含有多個第一柵極層以及至少一個第二柵極層,該邏輯電路區內包含有至少一個第一柵極層以及至少一個第二柵極層,且該存儲單元區內的該第二柵極層是位于該第一淺溝槽隔離結構的表面上,且該邏輯電路區內的該第二柵極層是位于該第二淺溝槽隔離結構的表面上;一第一電容器下電極板,是兩相鄰的該第一淺溝槽隔離結構以及該存儲單元區內的該第一柵極層之間的該半導體基底;一第二電容器下電極板,是兩相鄰的該第二淺溝槽隔離結構以及該存儲單元區內之間該第一柵極層之間的該半導體基底;一源/漏極區,是形成于該存儲單元區內的該第一柵極層周圍的該半導體基底內,且形成于該邏輯電路區內的該第一柵極層周圍的該半導體基底內;一遮蔽層,是遮蔽該邏輯電路區內的該第二柵極層兩與該存儲單元區內的該第一柵極層之間不形成金屬硅化物的表面區域,并遮蓋該存儲單元區內的該第一柵極層與該第二柵極層之間不形成金屬硅化物的區域;一金屬硅化物層,是形成于該遮蔽層區域以外的該第一柵極層頂部以及該源/漏極區的表面上;一蝕刻停止層,形成于上述該半導體基底的表面上;一第一介電層,是覆蓋該蝕刻停止層的表面;一介電層,是形成于該第一、第二電容器下電極板的表面上;以及一電容器上電極板,是形成于該介電層的表面上。
6.根據權利要求5所述的單一晶體管型隨機存取存儲器結構,其特征在于該介電層是一高介電常數材料層、一低溫介電材料層、一NO層或一氧化硅層。
7.根據權利要求5所述的單一晶體管型隨機存取存儲器結構,其特征在于該電容器上電極板是TiN、TaN、Ru、Pt、Ir或其它金屬材質。
8.根據權利要求5所述的單一晶體管型隨機存取存儲器結構,其特征在于該半導體基底的該存儲單元區中是一第一井區,且該半導體基底的該邏輯電路區中形為一第二井區。
專利摘要一種單一晶體管型隨機存取存儲器,包括一半導體基底,包含有一存儲單元區以及一邏輯電路區;多個淺溝槽隔離結構,形成于半導體基底內;多個柵極層與柵極絕緣層,形成于半導體基底的表面上;一源/漏極區,形成于存儲單元區內的第一柵極層周圍的半導體基底內;一遮蔽層,是遮蔽第二柵極層與第一柵極層之間;一金屬硅化物層,形成于遮蔽層區域以外的第一柵極層頂部以及源/漏極區的表面上;一蝕刻停止層,形成于半導體基底的表面上;一第一介電層,覆蓋蝕刻停止層的表面;一電容器下電極板,是淺溝槽隔離結構的一暴露側壁及其相鄰半導體基底的暴露表面;一介電層,形成于電容器下電極板的表面上;以及一電容器上電極板,形成于介電層的表面上。
文檔編號H01L27/108GK2739801SQ20042009651
公開日2005年11月9日 申請日期2004年9月29日 優先權日2003年10月8日
發明者蔣敏雄 申請人:臺灣積體電路制造股份有限公司