專利名稱：半導體芯片的制作方法
技術領域：
本實用新型是有關于一種半導體組件，且較佳實施例是特別有關于一種應變型溝道(strained channel)互補型場效晶體管(complementaryfield-effect transistor)。
背景技術：
金氧半場效晶體管(metal-oxide-semiconductor field-effecttransistor；MOSFET)的尺寸縮小的方法可包括柵極長度以與柵極氧化物厚度的縮減，其于過去數十年來使得集成電路的速度表現、電路密度以及每單位效能成本等均具有持續的改善。為更進一步增強晶體管的效能，可將應力引至晶體管溝道中以改善載子遷移率(carrier mobility)，因此由應變誘導所導致遷移率的增強是除了縮小組件尺寸外另一增加晶體管效能的途徑，且已然存在一些導引應力于晶體管溝道區的方法。
一現有方法中是提供一松弛硅鍺緩沖層(relaxed SiGe buffer layer)于溝道區之下。而在此類組件中，一半導體組件是包含一應變硅層(strainedsilicon layer)形成于一松弛硅鍺層上且相互鄰接，該松弛硅鍺層則形成于一漸變硅鍺緩沖層(graded SiGe buffer layer)上且相互鄰接。
松弛硅鍺緩沖層相對于松弛硅(relaxed Si)具有一較大的晶格常數(lattice constant)，因此長于松弛硅鍺層上的磊晶硅(epitaxial Si)薄層將使其晶格于側向延伸，亦指其將受到雙軸拉伸應變(biaxial tensilestrain)；因此，一形成于磊晶應變硅層(eptiaxial strained silicon layer)上的晶體管將有一受到雙軸拉伸應變的溝道區。此方法中，松弛硅鍺緩沖層可視為一應力源(stressor)，其將應力引至溝道區中。此例中，應力源是位于晶體管溝道區下方。
一種于塊材晶體管(bulk transistor)中同時顯著增強電子與電洞遷移率的方法是早已揭露，其利用雙軸拉伸應變以控制一硅溝道。上述方法中，磊晶硅層是于晶體管形成前即受到應力，因此對于其后CMOS制作過程中使用高溫所造成的應力松弛(strain relaxation)是有些許顧慮。另外，由于此方法需長成一厚度為微米等級的硅鍺緩沖層，因此所需耗費的成本昂貴。而為數眾多的差排(dislocation)存在于松弛硅鍺緩沖層中，且其中有些差排甚至蔓延到應變硅層，導致基底具有高缺陷密度(defect density)。因此，此方法具有關于成本與基本材料特性的限制。
另一方法中，溝道的應力是于晶體管形成后再受到誘引。此方法中，一高應力薄膜(stress film)是形成在位于硅基底的完整晶體管結構上。應力薄膜或應力源對于溝道是施加了顯著的影響，其用以修飾溝道區的硅晶格間距(lattice spacing)，并因此導致溝道區的應力。此例中，應力源是位于完整晶體管結構之上。此種設計是由A.Shimizu等人所發表“Local mechanicalstress control(LMC)a new technology for CMOS performanceenhancement”中闡述。
由高應力薄膜所提供的應力經認為其本質上是一具有平行源極往漏極方向的單軸(uniaxial)方向，而單軸拉伸張力(tensile strain)可降低電洞遷移率(hole mobility)，而單軸壓縮張力(compressive strain)則降低電子遷移率(electron mobility)。鍺的離子布植(ion implantation)可用以選擇性地緩和應力，因此不會降低電子及電洞的遷移率，但此法因n-溝道及p-溝道晶體管距離過于相近而難以實施。
因此先前技術中需要一種可應付上述問題的改善的晶體管。
發明內容
本實用新型的較佳實施例是揭示一應變型溝道晶體管與另一組件(component)形成于相同的半導體基板上。第一實施例中，該另一組件是一電阻(resistor)；另一實施例中，該另一組件為一晶體管；而其它實施例中，該另一組件可為其它組件。
本實用新型特點的一是揭示一種于相同基板上使用同樣制造流程以形成一現有電阻和一應變型溝道晶體管的方法。應力源是定義為其用以導致晶體管溝道區的應力。先前技術中，誘導應力于晶體管的設計是以一應力源導引應力，而當其有益于第一導電型晶體管的遷移率時，將減低第二導電型(conduction type)晶體管的遷移率。
依照本實用新型一較佳實施例，一半導體芯片是包含一半導體基底，其設置有第一及第二有源區(active region)。一電阻形成于第一有源區上；且該包含一摻雜區(doped region)的電阻是形成于兩端點(terminal)之間。一應變型溝道晶體管形成于第二有源區，該晶體管包含一第一及第二應力源，并形成于與一應變型溝道區相對毗鄰的基底。
依照本實用新型另一較佳實施例，一半導體芯片形成于一半導體區域上，該半導體區域上具有為一自然晶格常數的一第一半導體材料形成一第一及第二有源區。一柵極堆棧(gate stack)形成于該第二有源區上，且一掩膜層(masking layer)形成于該第一有源區上；當形成該掩膜層后，至少一凹陷處(recess)形成于部分未受柵極堆棧所覆蓋的第二有源區上。一第二半導體材料長于該凹陷處中，且該第二半導體材料具有一異于該第一自然晶格常數的第二自然晶格常數。源極與漏極區于該第二有源區中形成，以形成一應變型溝道晶體管。該掩膜材料經移除后，一半導體組件則于該第一有源區形成。
依照本實用新型另一較佳實施例，一半導體組件是形成于一具有一第一半導體材料的半導體基底上，該基底是包含一具有一第一柵極堆棧的第一有源區以及一具有一第二柵極堆棧的第二有源區。一薄膜形成于該第一與第二有源區上，且間隔物(spacer)形成于位于該第二有源區的第二柵極堆棧側壁上。源極與漏極的凹陷處是蝕刻于該第二柵極堆棧的對側，并藉由該間隔物與一溝道區相隔。一第二半導體材料是長于該源極與漏極凹陷處。
依照本實用新型另一較佳實施例，一半導體組件是藉由提供一具有一第一有源區及第二有源區的半導體層而形成。一第一柵極堆棧形成于該第一有源區上，而一第二柵極堆棧則形成于該第二有源區上。一介電薄膜(dielectric film)形成于該第一及第二有源區上，且一掩膜層形成于部分位于該第二有源區的介電薄膜上。可棄式間隔物是藉由非等向性蝕刻該介電薄膜而形成于該第一柵極堆棧的側壁。第一及第二凹陷處形成于該第一有源區，且大體與該可棄式間隔物對應排列。將該第一及第二凹陷處填充以一半導體材料，而位于鄰近該第二柵極堆棧的第二有源區的源極與漏極區則經由離子布植。
圖1顯示一現有電阻形成于部分基底的圖示。
圖2是顯示一應變型溝道晶體管。
圖3顯示一應變型溝道與一現有電阻的結合。
圖4a-圖41是顯示本實用新型第一實施例的流程圖。
圖5是比較一現有PMOS與一壓縮張力的PMOS。
圖6是比較一現有NMOS與一壓縮張力的NMOS。
圖7-圖12顯示本實用新型第二及第三實施例的結合步驟。
圖13-圖14顯示本實用新型第二實施例的額外步驟。
圖15-圖19顯示本實用新型第三實施例的額外步驟。
符號說明100～電阻；102～基底；104～電阻本體；106～隔離結構；108～電流；110～端點；114～應變型溝道晶體管；116～溝道區；118～應變型溝道區；120～源極與漏極區；124～電阻；126～基底；128～電阻本體；130～隔離結構；132～應變型溝道晶體管；134～電流；136～端點；138～有源區；140～源極與漏極區；142～有源區；144～有源區；146～柵極堆棧；148～柵電極；150～柵極介電質；152～柵極掩膜；154～掩膜材料；156～掩膜材料；158～間隔物或襯墊；160～凹陷區；162～半導體材料；164～溝道區；170～間隔物；172～電阻本體的淺離子摻雜區域；174～硅化物；176～蝕刻停止層；178～護層；180～接觸窗；200～基底；202～隔離結構；204～滲雜井區域；206～摻雜井區域；208～有源區；210～有源區；212～柵極堆棧；214～柵電極；216～柵極介電質；218～硬掩膜；220～可棄式薄膜；222～掩膜材料；224～掩膜材料；226～間隔物或襯墊；228～凹陷區；230～凸起的源極與漏極結構；232～溝道區；234～晶體管；236～晶體管；238～源極與漏極延伸區域；240～摻雜區；244～介電質襯墊；246～間隔物本體；248～護層；250～硅化物；252～保護層；d～凹陷處深度。
具體實施方式
為讓本實用新型的上述和其它目的、特征、和優點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下電阻是經常于半導體集成電路中使用，舉例來說，電阻可于例如模擬(analog)、混合模式模擬(mixed mode analog)以及數字(digital)電路等使用，并可使用于輸入及輸出電路中做為輸入及輸出電阻，或有時可如同部分輸入保護電路般使用以提供電路對抗靜電放電(electrostatic discharge；ESD)事件的防護。此例中，電阻是用以削減靜電放電電壓以便吸收及消除靜電放電的能量，而數千伏特的等級的大電壓可出現在使用于靜電放電應用中的電阻兩末端。
集成電路的電阻可藉由例如一多晶硅層(poly-crystalline siliconlayer)而形成，并可形成于一單晶硅層上，例如，電阻可形成于部分單晶硅塊材基底上，或位于一絕緣層上有硅(silicon-on-insulator)基底的部分單晶硅層上。如一范例中，一形成于部分一單晶硅基底102上的電阻100是于圖1中顯示。電阻本體(resistor body)104是與基底102摻雜一相反型態，并藉由一隔離結構(isolation structure)106例如為淺溝槽隔離(shallowtrench isolation；STI)所界定。如圖1所示，電流108是流經位于電阻100兩端點110間的電阻本體104。而在電阻本體104中，電流108是受到一線性的電流對應電壓的關系，其典型定義為電阻(resistance)。為熟習此技藝人士的所知，具有一包含一單晶半導體電阻本體的電阻相較于一般多晶電阻結構是具有高穩定性以及低噪聲(noise)的特性。
此較佳實施例中是提供了形成一種晶體管以及一種應變型溝道晶體管的結構與方法，并提供形成具有應變型溝道晶體管的此類電阻的方法。
圖2是顯示一應變型溝道晶體管114，其中位于溝道區116的一第一半導體材料是因一位于部分源極與漏極區120的第二半導體材料118的配置而受到應力，且該第二半導體材料也形成了部分溝道區116。該第二半導體材料的晶格常數是與該第一半導體材料的晶格常數相異，因此一應力是施于該溝道區的第一半導體材料上，而第二半導體材料之后將指為一應力源。包含一應變型溝道區118的晶體管114即如一般所知的應變型溝道晶體管。當應力源(例如Si1-xGex)的晶格常數大于該第一半導體材料(例如Si)時，應力源將導致一壓縮張力于晶體管的源極往漏極方向；而當第二半導體材料(例如Si1-yGey)的晶格常數小于該第一半導體材料(例如Si)時，應力源將導致一拉伸張力于晶體管的源極往漏極方向。美國專利申請號案10/379033中是揭示有關應變型溝道晶體管的詳細說明，并以提及的方式并入本文。
此較佳實施例中，該第一半導體材料為硅，第二半導體材料為硅鍺化合物(SiGe或Si1-xGex)，而應變型溝道晶體管則為一p-溝道晶體管。硅鍺化合物中鍺所占的莫耳分率(mole fraction)x可介于約0.1至0.9范圍之間。另一實施例中，該應變型溝道晶體管為一n-溝道晶體管，第一半導體材料為硅，而第二半導體材料則為碳硅化合物(SiC或Si1-yCy)，碳硅化合物中碳的莫耳分率y是介于范圍約0.01至0.04之間。盡管Si1-xGex及Si1-yCy可用為該第二半導體層，但也可同樣使用其它的半導體材料。舉例來說，一半導體合金(semiconductor alloy)例如Si1-x-yGexCy可使用如該第二半導體材料。
本實用新型的第一實施例中將闡述有關一特殊背景，亦即一種整合一現有電阻為例如具有一應變型溝道晶體管的電阻的方法。圖3中，一現有電阻124是形成在部分基底126上由隔離區域130所界定的第一有源區138中，而一應變型溝道晶體管132則形成于基底126的另外部分。
電阻124是包含有一經摻雜的電阻本體128，而電流134則流經該位于兩電阻端點136間的電阻本體128。電流134流經該電阻本體128時是遭受到一電阻，其值大小為許多參數的函數，例如摻雜型態、摻雜濃度、布局(layout)、以及電阻本體尺寸的大小等。摻雜電阻本體128的摻雜型態是與位于其下的半導體區域126的摻雜型態相反。舉例來說，電阻124可包含一p-型摻雜的電阻本體128形成在一n-型摻雜區域138上，該n-型摻雜區域138是可為一n-型摻雜井區域(doped well region)或一n-型摻雜基底126；其摻雜型態并可相反，例如將n-型摻雜電阻本體128形成于一p-型摻雜區域138上。在電阻本體的摻雜分布或輪廓一般而言是非均勻的，其可具有平均摻雜濃度介于范圍每立方公分1016至1019之間。
圖3中所示的電阻本體128是可藉由隔離結構130所界定，例如為淺溝槽隔離結構。本實用新型的電阻124可具有一矩形設計，其具有一寬度以及一長度。其中寬度可約略大于0.1微米尺寸，且較佳約大于1微米；而此較佳實施例中，長度可約略大于0.1微米尺寸，且較佳約大于1微米。電阻可為一螺旋型(serpentine shape)設計，或任何此技藝中一般常用擴散電阻(diffusion resistor)的其它形狀。
圖3說明一半導體塊材基底126，其較佳為一塊硅基底；然而其它基底例如半導體在絕緣層上(semiconductor-on-insulator；SOI)的基底也可同樣使用。舉例來說，半導體在絕緣層上的基底可為一硅于絕緣層上(silicon-on-insulator)的基底，其具有一硅層在一氧化硅層之上，而該氧化硅層是位于一基底上。硅在絕緣層上的基底中所含的硅層是可為一松弛硅層或一應變硅層。
圖3所示的電阻124剖面是顯示一摻雜本體區128，即所知的電阻本體，其形成于部分基底126之上。電阻本體128可藉由隔離結構而界定，例如為圖3中所示的淺溝槽隔離結構130。摻雜本體區域128的摻雜型態是與在其下方的半導體區域138摻雜型態相反。例如，假設電阻本體128是摻雜為p-型態，其可形成在一n-型井區域或一n-型基底上。電阻本體128的平均摻雜濃度可介于范圍每立方公分1016至1019之間。一導電材料可形成以提供電阻124端點的接觸窗(contact)136。
圖3中的應變型溝道晶體管132是包含源極與漏極區140于溝道區164的相對側。溝道區164是由一第一半導體材料126所形成，其由位于其上方的一柵極介電質150所覆蓋。一柵電極148在該柵極介電質150之上，該柵電極148的材料是可為多晶硅、多晶硅鍺、金屬、金屬硅化物、金屬氮化物、或導電金屬氧化物。包含一或一以上介電材料的間隔物170是形成于該柵電極148側壁。部分源極與漏極區140是包含一第二半導體材料162，而該第二半導體材料162則具有一異于該第一材料126自然晶格常數的第二自然晶格常數。一硅化物(silicide)174位于該柵電極148以及該源極與漏極區140上，相反地，該含有電阻本體的摻雜區域并未受到硅化以維持在一高阻抗的情況。
本實用新型的原理也可應用于本申請人所申請的另一號案10/667871中所揭示的一種電阻型態，其將以提及的方式并入本文。利用此揭示的方法，電阻可與一應變型溝道晶體管同時形成。
本實用新型是揭示一種當使用相同制造或生產制程中形成現有的電阻124時，于相同半導體基底126上同時形成應變型溝道晶體管132的方法。
依照圖4a，其顯示一用以闡述同時制造一電阻與一應變型溝道晶體管的流程。提供一半導體基底126，其較佳為一硅基底，并形成隔離結構130以定義位于基底的有源區。隔離結構130可利用一般淺溝槽隔離制程而形成，舉例來說，例如包含蝕刻溝渠深度范圍至約2000至6000埃、以及藉由化學氣相沉積法(chemical vapor deposition)將溝渠填充介電材料(trench fillingdielectric material)填充溝渠等步驟，其均于圖4a中顯示其剖面圖。該溝渠填充材料可例如為氧化硅。離子布植可執行以形成n-型以及/或p-型井區域(未示)。圖4a中顯示兩個有源區一具有一現有電阻124的第一有源區142；以及一具有一應變型溝道晶體管132的第二有源區144；該些有源區可相互為同導電型或相異的導電型。源極/漏極區140雖尚未形成，但仍先于圖4a中顯示。
如圖4b顯示，一柵極堆棧146是于之后形成于第二有源區144上。該柵極堆棧146是包含一柵電極148在一柵極介電質150之上，并可額外包含一柵極掩膜(gate mask)152于該柵電極之上。引入該柵極掩膜的目的將于下列敘述中逐漸明白。
柵極堆棧可藉由以下制程而形成。一柵極介電質150形成于該第二有源區144之上，其是利用任何此技藝中已知或使用的柵極介電質形成制程所形成，例如熱氧化法(thermal oxidation)、氮化法(nitridation)、濺鍍沉積法(sputter deposition)、或化學氣相沉積法。該介電質150的實際厚度(physical thickness)可介于范圍約5至100埃。晶體管柵極介電質150可采用以下柵極介電質材質之一或其組合例如氧化硅、氮氧化硅或一高介電常數(high permittivity；high-k)的柵極介電質材料。
高介電常數的介電質材料是較佳具有一介電常數大于8。該介電材質可為一或一以上的以下化合物或其組合氧化鋁(aluminum oxide；Al2O3)、氧化鉿(hafnium oxide；HfO2)、氮氧化鉿(hafnium oxynitride；HfON)、硅酸鉿(hafnium silicate；HfSiO4)、氧化鋯(zirconium oxide；ZrO2)、氮氧化鋯(zirconium oxynitride；ZrON)、硅酸鋯(zirconium silicate；ZrSiO4)、氧化釔(yttrium oxide；Y2O3)、氧化鑭(lanthalum oxide；La2O3)、氧化鈰(ceriumoxide；CeO2)、氧化鈦(titanium oxide；TiO2)、或氧化鉭(tantalum oxide；Ta2O5)。此較佳實施例中，該高介電常數的介電質是氧化鉿。該介電質150的硅等效氧化物厚度(silicon equivalent oxide thickness；EOT)是較佳約小于50埃，更佳為小于約20埃，且甚佳為小于約10埃。而介電質150的實際厚度可小于約100埃，更佳為小于約50埃，且甚佳為小于約20埃。
當柵極介電層150形成之后，一柵電極材料148可接著沉積于該柵極介電層150之上。該柵電極材料148可為多晶硅、多晶硅鍺、金屬、金屬硅化物、金屬氮化物，或導電金屬氧化物。此較佳實施例中，電極148是包含多晶硅。而例如鉬、鎢、鈦、鉭、鉑、鉿金屬可用于電極148上方的部分。金屬氮化物可包含氮化鉬、氮化鎢、氮化鈦、以及氮化鉭，但并非受限于上述中所提及的金屬氮化物。金屬硅化物可包含硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑、以及硅化鉺，但非受限于上述中所提及的金屬硅化物。導電金屬氧化物可包含氧化釕(ruthenium oxide)或氧化銦錫(indium tinoxide；ITO)，但非受限于所提及的導電金屬氧化物。
柵電極材料148可藉由現有技術例如為化學氣相沉積法而沉積，而柵電極148也可藉由沉積硅與金屬，接著再施行一退火制程以形成一金屬硅化的柵電極材料而形成。一圖案化的柵極掩膜152是于之后在一柵電極148材料上利用現有的沉積與微影技術而形成。柵極掩膜152可使用一般掩膜材料(masking material)例如氧化硅、氮氧化硅、或氮化硅，但并非受限于上述中所提及的材料。柵電極148是于之后利用電漿蝕刻制程蝕刻以形成柵電極，而未受到柵電極148所覆蓋區域的柵極介電質150則較佳經蝕刻后移除。
如圖4c所示，一第一掩膜材料154是沉積于該柵極堆棧146上，該第一掩膜材料154可為一介電質例如為氧化硅、氮氧化硅、或氮化硅。此較佳實施例中，該第一掩膜材料是包含一氮化硅在氧化硅上的復合層(siliconnitride on silicon oxide multi-layer)。
一第二掩膜材料156是于之后利用沉積以及微影技術形成覆蓋于該第一有源區142的該第一掩膜材料154，此時是如同圖4d所示，其將暴露該第二有源區144上的第一掩膜材料154。該第二掩膜材料156可為包含異于該第一掩膜材料154的任何掩膜材料。此較佳實施例中，該第二掩膜材料是包含一光阻。
接著于該第二掩膜材料156存在下對該第二有源區144的第一掩膜材料154執行一蝕刻制程。該蝕刻制程較佳為一利用電漿蝕刻技術的非等向性蝕刻，而此步驟將導致間隔物或襯墊(liner)158形成于第二有源區144上的柵極堆棧146毗鄰處，如圖4e中所示。該第二掩膜材料156可于此時移除。
如圖4f所示，一具有深度d的凹陷處是于源極與漏極區經一蝕刻形成，而該蝕刻可藉由一使用氯或溴化學作用的電漿蝕刻而完成。該凹陷處的深度d可介于范圍約50至1000埃之間。一可供選擇的退火制程可實施于幫助硅遷移以修復蝕刻所受的損害，以及為之后的磊晶制程(epitaxy process)稍微平滑硅表面。
接著，一第二半導體材料162經磊晶成長以至少部分填充該凹陷區160，此步驟可藉由選擇性磊晶成長(selective epitaxial growth)而完成。該用以實施磊晶成長的磊晶制程是可為化學氣相沉積法、超高真空化學氣相沈積法(ultra-high vacuum chemical vapor deposition；UHV-CVD)、或分子束磊晶法(molecular beam epitaxy)。磊晶成長材料也可于晶體管132的溝道區164表面延伸，形成一凸起的源極與漏極結構(未示)。于第一較佳實施例中，該第二半導體材料162是包含硅鍺化合物，其具有一鍺莫耳分率介于約0.1至0.9之間；而第二較佳實施例中，晶格失配區(lattice-mismatched zone)是包含一碳硅化合物，其中碳莫耳分率是介于約0.01至0.04之間。
柵極掩膜152覆蓋于柵電極148的上方表面，以致于柵電極148并無發生磊晶成長。該襯墊158覆蓋于柵電極的側壁上，因此側壁并無發生磊晶成長。若磊晶成長現象于柵電極148的側壁發生，則其可能導致柵極堆棧以及源極與漏極區之間發生電短路(electrical short)。
一可供選擇的覆蓋層(cap layer)可經磊晶成長以覆蓋該第二半導體材料162上，例如，該可供選擇的覆蓋層可包含一第一半導體材料126，如圖4g所示。而含有該覆蓋層的目的為幫助接下來于源極與漏極區140形成一低電阻的硅化物。
磊晶成長后，柵極掩膜152即可移除，而該襯墊158可選擇性地移除。
磊晶成長的第一及第二半導體材料，其分別為126與162，其可于磊晶成長期間進行原位(in-situ)摻雜或無摻雜。磊晶成長期間若未受摻雜，其可于之后的制程步驟中摻雜，而摻雜物可藉由一快速熱退火制程(rapid thermalannealing process)而活化。該摻雜物可藉由現有離子布植、電漿浸置型離子布植(plasma immersion ion implantation；PIII)、氣態或固態源擴散(gasor solid source diffusion)、或任何其它此技藝中所知或使用的技術而導入。任何離子布植所造成的損害或非晶化(amorphization)可經之后于高溫中退火。首先可執行一第一淺離子布植摻雜電阻本體128的淺區域172，并形成源極/漏極區的延伸，如晶體管132的140于圖4h中所示。
之后形成一間隔物170，接著再執行一第二且較深的離子布植。該第二離子布植除摻雜電阻本體128外，也一并形成該應變型溝道晶體管132的深源極與漏極區140。此階段形成的結構是于圖4i中顯示。
晶體管的源極與漏極的電阻可藉由將一硅化物174覆于源極/漏極區140上而減低，例如使用一自行對準硅化(self-aligned silicide；salicide)制程或其它的金屬沉積制程。此是于圖4j中闡述。一掩膜，一般是包含一氧化物，其通常在硅化制程前覆蓋于部分不欲發生硅化反應的基底上。舉例來說，當氧化物掩膜覆蓋于第一有源區142而暴露出第二有源區144時，接下來的硅化制程將形成柵電極148上的硅化物174，以及應變型溝道晶體管132的源極與漏極區140，而此時并無硅化物于電阻124所在的該第一有源區142上形成。盡管未于圖中顯示，對電阻124的接觸可藉由硅化制程而形成。
之后形成一接觸蝕刻停止層(contact etch stop layer)176，再接著沉積一護層(passivation layer)178，如圖4k所示。一接觸窗(contact hole)180是于之后經蝕刻通過護層178而停于接觸蝕刻停止層176上。一導電材料之后將填充該接觸窗180以形成對電阻124以及該應變型溝道晶體管132的導電接觸，如圖41所示。
第一較佳實施例中，一電阻以及應變型溝道晶體管是整合成一單一組件；而接著的實施例中，一應變型溝道晶體管則如同一非應變型溝道晶體管(non-strained channel transistor)并至相同芯片中。由于一接觸蝕刻停止層使用于該非應變型溝道晶體管上將可能導致應力，而此說明書上下文中，一非應變型溝道晶體管是指包含一未使用源極/漏極應力源的晶體管。
第二實施例是就本說明書上下文中所描述的用以制造一改善互補型金氧半組件的整合流程而敘述。如前所述，源極與漏極區經蝕刻后是再次填充硅、鍺、碳、或其中的組合。該合金藉由一選擇性磊晶成長制程以沉積在硅層上，并因此于源極與漏極之間的晶體管溝道上產生一應力。較大的晶格間隔是產生一壓縮張力，而較小的晶格間隔將產生一拉伸張力。
圖5及圖6是分別顯示壓縮張力將增加PMOS晶體管的載子遷移率(carrier mobility)以及降低NMOS的載子遷移率。本實用新型中某些實施例的目的是藉由改變晶體管溝道區的應力的本質(nature)與強度以分隔n-溝道與p-溝道晶體管。其較佳是于一p-溝道晶體管的溝道中導致一源極往漏極方向的壓縮張力，并使得n-溝道晶體管免于受到壓縮張力。而其同樣較佳于一n-溝道晶體管中導致一源極往漏極方向的拉伸張力，并使得p-溝道晶體管免于受到拉伸張力。
本實用新型另一較佳實施例中是揭示一種結合一種導電型以上的應變型溝道晶體管以具有最小載子遷移率減低的方法。
參照圖7，其顯示一具有最小載子遷移率的降低以及制造多種導電型應變型溝道晶體管的方法的制程流程。提供一半導體基底200，其較佳為一硅基底，并形成隔離結構202以定義基底的有源區。隔離結構202可利用一般淺溝槽隔離制程而形成，舉例來說，例如包含蝕刻溝渠深度范圍至約2000至6000埃、以及藉由化學氣相沉積法將溝渠填充介電材料用以填充溝渠等步驟，其均于圖7中顯示其剖面圖。該溝渠填充材料202可例如為氧化硅。離子布植可執行以形成n-型井區域204或p-型井區域206。圖7是顯示兩個有源區一具有一p-型應變型溝道晶體管的第一有源區208；以及一具有一n-型溝道晶體管的第二有源區210。
一柵極堆棧212是于之后形成于該第一與第二有源區208/210，如圖7所示。柵極堆棧212是包含一柵電極214在一柵極介電質216上，并可另外包含一硬掩膜(hard mask)218于柵電極214上。該柵極介電質216是可利用任何此技藝中已知或使用的柵極介電層形成制程所形成，例如熱氧化法、氮化法、濺鍍沉積法、或化學氣相沉積法。該柵極介電質216的實際厚度可介于范圍約5至100埃。柵極介電質216可利用以下現有柵極介電質材質之一或其組合例如氧化硅、氮氧化硅或一高介電常數的柵極介電質材料。
高介電常數的介電質是具有一介電常數大于8。此介電材質可為一或一以上的下列材質或其組合氧化鋁、氧化鉿、氮氧化鉿、硅酸鉿、氧化鋯、氮氧化鋯、硅酸鋯、氧化釔、氧化鑭、氧化鈰、氧化鈦或氧化鉭。此較佳實施例中，該高介電常數的介電質是氧化鉿。介電質150的硅等效氧化物厚度可較佳約小于50埃，更佳為小于約20埃，且甚佳為小于約10埃；而該介電質150的實際厚度可小于約100埃，更佳為小于約50埃，且甚佳為小于約20埃。
當柵極介電質216形成之后，一柵電極材料214可接著沉積于該柵極介電質216之上。該柵電極材料214可包含多晶硅、多晶硅鍺、金屬、金屬硅化物、金屬氮化物，或導電金屬氧化物。此較佳實施例中，電極212是包含多晶硅；而例如鉬、鎢、鈦、鉭、鉑、鉿等金屬則可用于電極214上方部分。金屬氮化物可包含氮化鉬、氮化鎢、氮化鈦或氮化鉭，但并不受限于上述中所提及的金屬氮化物。金屬硅化物可包含硅化鎳、硅化鈷、硅化鎢、硅化鈦、硅化鉭、硅化鉑或硅化鉺，但非受限于上述中所提及的金屬硅化物。導電金屬氧化物可包含氧化釕或氧化銦錫，但非受限于所提及的導電金屬氧化物。
柵電極材料214可藉由現有技術例如為化學氣相沉積法而沉積；也可藉由沉積硅與金屬，接著再施行一退火制程以形成一金屬硅化的柵電極材料。一圖案化的硬掩膜218是于之后在一柵電極214材料上利用現有的沉積與微影技術而形成。柵極掩膜218可使用一般掩膜材料(masking material)例如為氧化硅、氮氧化硅或氮化硅，但并非受限于上述中所提及的材料。柵電極214是于之后利用電漿蝕刻制程蝕刻以形成柵電極，而未受到柵電極214所覆蓋區域的柵極介電質216則較佳經蝕刻后移除。
如圖8所示，一可棄式薄膜220形成于該第一與第二有源區208/210上。該可棄式薄膜可為一介電薄膜，利用一化學氣相沉積法或濺鍍沉積而形成。此較佳實施例中，該可棄式薄膜220是介于厚度約10至1000埃之間，且較佳介于厚度約10至200埃之間。
圖9顯示一第一掩膜材料222沉積于第一及第二有源區208/210上，其可為氧化硅、氮氧化硅或氮化硅。此較佳實施例中，該第一掩膜材料是包含一氮化硅在氧化硅上的復合層。
圖10顯示一第二掩膜材料224利用沉積以及微影技術形成于該第二有源區210上以覆蓋位于第二有源區210的第一掩膜材料222上，并暴露第一有源區208上的第一掩膜材料222，如圖10所示。該第二掩膜材料224可包含異于該第一掩膜材料222的任何掩膜材料。此較佳實施例中，該第二掩膜材料是包含一光阻。
接著于該第二掩膜材料224存在下對該第二有源區210的第一掩膜材料222實施一蝕刻制程，該蝕刻制程是較佳為一利用電漿蝕刻技術的非等向性蝕刻，而此步驟將導致可棄式間隔物或襯墊226形成于該第一有源區208的柵極堆棧212毗鄰處，如圖11中所示。
在形成該可棄式間隔物226之后，凹陷區228是蝕刻有源區且大體與該可棄式間隔物226對應排列，而一硅蝕刻化學則可如上述步驟中使用。該第二掩膜材料224可于蝕刻后移除。
接著如圖12所示，第二半導體材料230經磊晶成長以至少部分填充于該凹陷區228，此步驟可藉由選擇性磊晶成長而完成。該用以執行磊晶成長的磊晶制程可為化學氣相沉積法、超高真空化學氣相沈積法、或分子束磊晶法。磊晶成長材料也可于該第二有源區210的溝道區232表面延伸，形成一如圖12中所示凸起的源極與漏極結構230。第二較佳實施例中，該第二半導體材料230是包含硅鍺化合物，其具有一鍺莫耳分率約略介于0.1至0.9范圍之間；而第二較佳實施例中，晶格失配區是包含碳硅化合物，其具有一碳莫耳分率大體介于0.01至0.04之間。
柵極掩膜218覆蓋于柵電極214的上方表面，以致柵電極214并無發生磊晶成長。可棄式襯墊226則可避免柵電極214側壁發生磊晶成長。
磊晶成長之后，該柵極掩膜218、可棄式襯墊226、以及該第一掩膜材料可經移除而形成如圖13所示的結構。
磊晶成長的第一半導體材料200可于磊晶成長期間進行原位摻雜或無摻雜。如磊晶成長期間未受摻雜，則可于之后的制程步驟中摻雜，且摻雜物可藉一快速熱退火制程而活化。摻雜物可藉由現有離子布植、電漿浸置型離子布植、氣態或固態源擴散、或任何其它此技藝中所知或使用的技術而導入。任何離子布植所造成的損害或非晶化可之后于高溫中退火。
圖14顯示半導體組件經進一步制程處理后，可執行一第一淺離子布植以摻雜第一及第二晶體管源極與漏極區的淺摻雜區域，并形成源極/漏極區的延伸，如圖14所示。
間隔物(包含區域244及246)是形成于柵電極214之側。一范例中，間隔物藉由化學氣相沉積一介電材料而形成，例如為氧化硅或氮化硅，接著再藉由一非等向蝕刻該介電材料以形成單一間隔物；而圖14的范例中，該間隔物是復合間隔物(composite spacer)。一復合間隔物可包含一介電質襯墊244以及一間隔物本體246。該介電質襯墊244可藉沉積一介電襯墊材料而形成，例如為氧化硅，而該間隔物本體246則例如為氮化硅，接著再利用一反應性離子蝕刻(reactive ion etching；RIE)以執行一非等向性蝕刻。另外的實施例中，襯墊244可為一氧化物，而間隔物本體246則可為一氮化物。。
第一晶體管236的源極與漏極區是于第二晶體管234受覆蓋時利用離子布植而形成，而較佳實施例中，摻雜物為砷或磷，或包含兩者的組合。第二晶體管234的源極與漏極區是于第一晶體管236受覆蓋時利用離子布植而形成，而較佳實施例中，則使用一摻雜物例如為硼。一護層248是形成于該第一及第二有源區208/210上。
本實用新型的第三實施例將參照圖15至圖19作一闡述。圖15是顯示圖12中所示結構于之后進一步處理后的情形，尤其當執行一如上所述的源極/漏極離子布植步驟后。此例中，源極/漏極區是包含第二半導體材料230以及該第一半導體材料200的摻雜部分240。
圖16中所示的一第三保護層(protective layer)252，其較佳為一光阻，是于之后利用沉積以及微影技術覆蓋于該第一有源區208上，而該第二有源區210則為暴露。如上所述，蝕刻第二有源區210的第一掩膜材料222將導致可棄式間隔物226形成于第二有源區210上的柵極堆棧212毗鄰處，如圖16所示。
第一半導體材料200的摻雜區域240是利用上述摻雜方法而形成，任何離子布植所造成的損害或非晶化可于之后高溫退火。接著執行一深離子布植并移除該第一與第二晶體管236/234的間隔物226后，可實施一另外淺離子布植以摻雜該第一及第二晶體管236/234的源極與漏極延伸區域238，而所形成的結構是于圖17中顯示。
圖18顯示半導體組件經更進一步處理后的情形。而額外的步驟可包括于第一及第二晶體管236/234的柵極堆棧212側壁形成一襯墊244與一間隔物246，并形成一蝕刻停止層248于該第一及第二晶體管236/234上。
圖19顯示另一可供選擇的實施例，其中間隔物244/246是已經移除。一實施例中，間隔物的用途是如圖14中所示，舉例來說，是于形成濃摻雜的源極與漏極區時用以遮蔽源極/漏極延伸區，例如淡摻雜區域(lightly dopeddrain)。然而如圖16及圖17所示，濃摻雜區240是形成于其延伸區238形成前，因此間隔物在以此目的為前提下則并非必需。另一未示的實施例中則可包含未與該濃摻雜源極與漏極區240排列的間隔物或其它側壁襯墊。
第一及第二晶體管236/234的源極與漏極以與柵極的電阻可藉由將一硅化物250覆蓋于柵電極214以及源極/漏極區230/240上而減低，例如使用一自行對準硅化制程或其它的金屬沉積制程。該些硅化區域是于圖18中顯示。
所述的兩實施例中，一應變型溝道晶體管是如一電阻及另一晶體管般形成于相同的基底；而另一實施例中，三組件均可形成于相同的基底。
其它實施例中，其它組件可與該應變型溝道晶體管一并形成，例如，一電容器是于一申請號案10/627,218闡述，而另一范例中，一二極管(diode)或lubistor二極管則于申請號案10/628,020中闡述，該兩應用是以提及的方式并入本文，并利用其中所揭示的內容。任何于上述中所揭示的結構可如同該應變型溝道晶體管一般形成于同一基板上。
雖然本實用新型已以較佳實施例揭露如上，然其并非用以限定本實用新型，任何熟習此技藝者，在不脫離本實用新型的精神和范圍內，當可作些許的更動與潤飾，因此本實用新型的保護范圍當視所附的權利要求范圍所界定者為準。
權利要求1.一種半導體芯片，其特征在于，包含一半導體基底；一第一有源區，其位于該基底上；一第二有源區，其位于該基底上；一電阻，其形成于該第一有源區上，該電阻是包含一形成于兩端點間的一摻雜區；以及一應變型溝道晶體管，其形成于該第二有源區上，該應變型溝道則包含一第一及一第二應力源形成于與一應變型溝道區相對毗鄰的基底。
2.根據權利要求1所述的半導體芯片，其特征在于，該溝道區是包含一具有一第一自然晶格常數的第一半導體材料，且該第一及第二應力源各包含一異于該第一自然晶格常數的具有一第二自然晶格常數的第二半導體材料。
3.根據權利要求2所述的半導體芯片，其特征在于，該第二自然晶格常數是大于該第一自然晶格常數。
4.根據權利要求2所述的半導體芯片，其特征在于，該第一半導體材料是包含硅，且該第二半導體材料是包含硅和鍺。
5.根據權利要求4所述的半導體芯片，其特征在于，該晶體管為一p-溝道晶體管。
6.根據權利要求2所述的半導體芯片，其特征在于，該第二自然晶格常數是小于該第一自然晶格常數。
7.根據權利要求2所述的半導體芯片，其特征在于，該第一半導體材料是硅，而該第二半導體材料是包含硅和碳。
8.根據權利要求7所述的半導體芯片，其特征在于，該晶體管為一n-溝道晶體管。
9.根據權利要求1所述的半導體芯片，其特征在于，該摻雜區是具有一摻雜型態與位于其下的部分半導體區域的摻雜型態相反。
10.根據權利要求1所述的半導體芯片，其特征在于，該摻雜區域是具有一摻雜濃度介于范圍每立方公分1016至1019。
11.根據權利要求1所述的半導體芯片，其特征在于，該摻雜區是具有一n-型摻雜。
12.根據權利要求1所述的半導體芯片，其特征在于，該摻雜區是具有一p-型摻雜。
13.根據權利要求1所述的半導體芯片，其特征在于，該晶體管更包含一柵極介電質在該溝道區之上，該柵極介電質是包含以下高介電常數材料之一或其組合氧化鋁、氧化鉿、氮氧化鉿、硅酸鉿、氧化鋯、氮氧化鋯、硅酸鋯、氧化釔、氧化鑭、氧化鈰、氧化鈦或氧化鉭。
14.根據權利要求13所述的半導體芯片，其特征在于，該晶體管更包含一柵電極在該柵極介電質之上，該柵電極是由以下材質之一或其組合所形成多晶硅、多晶硅鍺、金屬、金屬硅化物、金屬氮化物、金屬硅化物或導電金屬氧化物。
15.根據權利要求1所述的半導體芯片，其特征在于，該半導體基底是包含一塊材半導體基底。
16.根據權利要求1所述的半導體芯片，其特征在于，該半導體基底是包含一半導體在絕緣層上的基底。
專利摘要一半導體芯片，包含一半導體基底，其設置有第一及第二有源區。一電阻是形成于第一有源區，且該電阻是包含一摻雜區形成于兩端點之間。一應變型溝道晶體管是形成于第二有源區，該晶體管包含一第一及第二應力源，其形成于與一應變型溝道區相對毗鄰的基底。
文檔編號H01L29/66GK2724204SQ200420084399
公開日2005年9月7日 申請日期2004年8月16日 優先權日2003年8月26日
發明者柯志欣, 李文欽, 楊育佳, 林俊杰, 胡正明 申請人:臺灣積體電路制造股份有限公司