半導體芯片和集成電路芯片的制作方法

專利名稱：半導體芯片和集成電路芯片的制作方法
技術領域：
本實用新型是有關于一種半導體組件，且特別有關于一種具有硅化反應所形成的柵極的半導體組件。
背景技術：
互補型金屬氧化半導體(complementary metal oxide semiconductor；CMOS)組件，例如金屬氧化半導體場效晶體管(metal oxide semiconductorfield-effect transistors；MOSFETs)，已于超大規模集成電路(ultra-largescale integrated；ULSI)組件制造中普遍使用，其連續趨勢為降低組件的尺寸以及降低動力消耗的需求；而金屬氧化半導體場效晶體管尺寸的縮小是已賦予集成電路(integrated circuit)于速度表現、電路密度、以及每單位效能的成本均具有持續的改善。
圖1是闡述一金氧半場效晶體管的一種型態，其形成于一基底110上。該金氧半場效晶體管是包含一源極112、一漏極114以及一柵極116，一溝道118是形成于源極112與漏極114之間，而柵極116形成于一介電層120上，間隔物122則形成該柵極116的任一側，以及接墊(contact pad)或接觸的硅化物(contact silicide)124形成于源極112與漏極114上，隔離溝渠(isolation trench)126則可用以隔離金氧半場效晶體管與其它組件(未示)。
當柵極116長度減小時，源極112與漏極114和溝道118間的相互影響也逐漸增加并開始左右溝道的勢能(channel potential)，結果使一具有短柵極長度的晶體管遭受柵極116對溝道118開關狀態的實質控制能力不足的問題，而如此有關短溝道長度晶體管的減少柵極控制能力的現象即所謂短溝道效應(short-channel effects；SCE)。
使短溝道效應維持一定控制狀態的主要手段之一即隨著晶體管尺寸減小而縮減其柵極介電質厚度，然而如此卻會惡化多晶硅(poly-silicon；poly-Si)的柵極空乏(gate depletion)以與門極的高穿隧漏電流(tunnelingleakage current)等問題，例如當多晶硅的柵極空乏區(depletion layer)小至相當于25％的柵極介電質厚度，其多晶硅的活化的摻雜物密度(activedopant density)于25奈米柵極長度下需為1.87×1020cm-3，然而因多晶硅中活化的摻雜物密度在柵極-介電層界面的p+與n+摻雜的多晶硅中分別為密度6×1019cm-3與1×1020cm-3，故摻雜物密度將導致重大困難。不足的柵極活化的摻雜物密度導致柵極空乏區一顯著的壓降(voltage drop)，其等同增加了柵極介電質的厚度，并實際上降低了反轉(inersion)區中柵極的電流容量(gate capacitance)以及反轉電荷密度(inversion charge density)，或導致有效柵極電壓(effect gate voltage)的降低，且因此包含降低組件的效能。
業者已嘗試于多晶硅柵極上施行一硅化制程(silicidation process)以制造一高導電性的柵極，通常該硅化反應可將該多晶硅材料轉換成一高導電性硅化物(silicide)，例如圖2a與圖2b是闡述如何將如圖1中的晶體管制成具有一硅化的柵極的晶體管，圖2a是說明圖1中的晶體管具有一介電層230形成于源極112與漏極114上，以及一金屬層232形成于柵極116及介電層230之上。一金屬硅化層(metal silicided layer)234通常形成于接墊124形成時，并可繼續存在于柵極116上。施以一回火制程將多晶硅柵極硅化，并將過量的金屬移除，從而提供如圖2b所示的結構，其中該柵極116是已經硅化。
然而由于芯片或芯片上的多晶硅結構密度的變異，使該硅化的晶體管柵極(silicide transistor gate)欲均勻遍布于芯片或芯片上經常具有一定困難，例如圖3a至圖3d即闡述一部分芯片經多程序步驟后的剖面圖示，說明一特有的問題其可能導致非均勻的硅化反應。
圖3a是一部分半導體芯片的剖面圖示，該半導體芯片是含有形成于半導體芯片主動區(active region)的具不同柵極長度晶體管304、306以及308，該晶體管的組成組件是參照圖1如上所述，而其中部分是包含一低多晶硅密度區310以及一高多晶硅密度區312，該低多晶硅密度區310以及該高多晶硅密度區312可相互鄰近(如圖3a所示)，或可間隔遠離于芯片或芯片的不同部分。
圖3b為圖3a中所示部分在形成一絕緣或介電層316于該晶體管上以及施行一化學機械平坦(chemical mechanical planarization)或化學機械研磨(chemical mechanical polishing；CMP)制程后的剖面圖。化學機械研磨制程為將介電層316表面平坦化并暴露出柵極314，如圖3b所示。化學機械研磨經常于低多晶硅密度區310導致一凹陷處(recess)318，此“碟形凹陷”(dishing)現象為一常見于化學機械研磨制程中為具有一低密度特征例如晶體管308區域內的加工物。
圖3c為圖3b中所示部分經形成一金屬層330于柵極介電質316以與柵極116上之后并于程序中施行一回火步驟，該回火步驟導致柵極116的硅化反應。柵極116的硅化則由于金屬區在低多晶硅密度區310所參與硅化反應的程度較金屬區在高多晶硅密度區312所參與硅化反應的程度大，起因為厚度以及/或密度的差異，而使得柵極116于低多晶硅密度區310硅化至一定的程度。由于硅化反應前端所進行向下消耗多晶硅材料的速率是依據不同多晶硅密度區域而有所不同；于一低多晶硅密度區域中，硅化反應發生至一定程度，并且該硅化反應的前端是較該多晶硅材料的起始上表面為深。
舉例來說，金屬參與晶體管304、306以及308的硅化反應是分別以參照號碼332、334以及336標示。如圖所示，金屬于高多晶硅密度區312的晶體管304及306上所參與硅化反應的程度較金屬于低多晶硅密度區310的晶體管308所參與硅化反應的程度小，因此，晶體管308的硅化前端340較該晶體管304及306的硅化前端342行進較快。
圖3d為圖3c中所示部分于硅化制程完成后的剖面圖。如圖3d所示，位于低多晶硅密度區310的晶體管308的柵極314是已大體硅化，但位于高多晶硅密度區312的晶體管304及306的柵極314則未完全硅化，換言之即晶體管308的硅化前端340到達柵極介電質與柵極界面較早于晶體管304與306的硅化前端342前；假如施行一額外硅化步驟以將晶體管304與306的柵極314完全硅化，晶體管308則可能遭受有關金屬原子過度擴散而通過柵極介電質至溝道區等問題。
因此，一低阻值(low-resistance)或高導電性的柵極是需要，尤其是針對均勻硅化的多晶硅結構。
實用新型內容本實用新型是提供一具有閑置硅化結構的半導體組件以解決上述及其它問題。
本實用新型的一實施例中，一半導體組件具有一第一結構完全硅化以及至少一閑置硅化結構，該第一結構可例如為位于半導體組件主動區或隔離區(isolation region)的晶體管的柵極。
本實用新型的另一實施例是提供一種制造一具有第一完全硅化結構以及完全硅化閑置結構的半導體組件的方法。一第一多晶硅結構以及一閑置多晶硅結構是位于一基底上，形成一金屬層于該第一多晶硅結構以及閑置多晶硅結構上，并施行一硅化制程。該第一多晶硅結構可例如為一位于主動區或其它區晶體管的柵極。
還有本實用新型的另外的實施例中，形成一介電層于一第一多晶硅結構與一閑置多晶硅結構上，該介電層經平坦化以致暴露該第一多晶硅結構與閑置多晶硅結構。施行一硅化步驟以便將該第一多晶硅結構與該閑置多晶硅結構大體完全地硅化。


圖1為一晶體管的剖面圖示。
圖2a-圖2b為一芯片的剖面圖示，其說明一硅化晶體管的多晶硅柵極的程序。
圖3a-圖3d為一芯片的剖面圖示，其說明一平坦化以及硅化晶體管的多晶硅柵極的程序。
圖4a-圖4d為一芯片的剖面圖示，其說明依照本實用新型的一實施例以形成完全硅化的多晶硅柵極的程序。
圖5為一圖表，其用以說明依據本實用新型的一實施例中其硅化厚度是圖案密度的一函數。
圖6a-圖6d為一芯片的剖面圖示，其說明一種依照本實用新型的一實施例使用一蝕刻終止層于完全硅化多晶硅的柵極的程序。
圖7a-圖7b為一芯片的剖面圖示，其說明一種依照本實用新型的一實施例于一具有閑置多晶硅結構的半導體組件中形成接觸窗的程序。
符號說明110～基底； 112～源極；114～漏極； 116～柵極；118～溝道； 120～介電層；122～間隔物； 124～接墊；126～隔離溝渠； 230～介電層；232～金屬層； 234～金屬硅化層；304、306、308～晶體管； 310～低多晶硅密度區；
312～高多晶硅密度區； 314～柵極；316～介電質； 318～(碟型)凹陷；330～金屬層； 332～金屬硅化反應；334～金屬硅化反應； 336～金屬硅化反應；340～硅化前端； 342～硅化前端；410～閑置多晶硅結構； 420～介電層；422～金屬層； 424～硅化前端；610～蝕刻終止層； 611～介電層；612～金屬層； 710～源極；712～漏極； 714～柵極；716～護層； 720～接觸窗；718～閑置晶體管的柵極；d～多晶硅圖案密度； t～硅化厚度。
具體實施方式
為讓本實用新型的上述和其它目的、特征、和優點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下此處是以多晶硅柵極作為闡述本實用新型的一范例，可了解其它的柵極例如為多晶硅-鍺(poly-crystalline silicon-germanium)柵極或單晶硅(single-crystalline silicon)柵極同樣可用以代替后述的多晶柵極(poly-crystalline gate electrode)。
通常硅化前端以近乎相等速率向下進行以致所有柵極約能同時完全硅化者為較佳，而關于本實用新型的一實施例中是形成閑置多晶硅結構以修飾該硅化前端于半導體芯片的不同部分的行進速度。于低多晶硅密度區引入閑置多晶硅結構可降低實際上于柵極的硅化制程中所參與的金屬量，且從而于硅化過程中降低硅化前端往下前進的速度。
圖4a-圖4d為部分半導體芯片于本實用新型第一方法實施例的不同步驟中的剖面圖示，于此是形成閑置多晶硅結構。值得注意的是閑置多晶硅結構顯示如晶體管的柵極是僅為說明的目的，并且也可使用其它的多晶硅結構。
圖4a顯示本實用新型的起始步驟，其闡明如上述圖3a的結構，除已形成的閑置多晶硅結構410。原始的金屬硅化層234(形成于柵極上)可于柵極的硅化制程前保留或移除。
閑置多晶硅結構410可形成于一隔離區或一主動區上，而較佳則于半導體芯片上不與其它電路(circuitry)有所接觸，然而一些實施例中，其可能與一接地點(ground node)或參考電位(reference potential)有所聯系，而在其它實施例中，閑置多晶硅結構410可連接半導體芯片上的其它電路，但并未于半導體芯片電路中執行一邏輯功能(logical function)。
圖4b是闡述圖4a所示芯片于一介電層420形成以及平坦化之后。該介電層420可藉任何現有技藝的方法而形成，例如藉由一化學氣相沉積(chemical vapor deposition)制程，而較佳的平坦化則是藉使用一氧化物研磨液(oxide slurry)的化學機械研磨法執行。
如熟習此技藝的人士所知，閑置多晶硅的引入是提供了相較如圖3b中所示的不含閑置多晶硅結構的芯片于化學機械研磨后具有一比較均勻的表面，尤其閑置晶體管結構是可于低多晶硅密度區310中藉由增加多晶硅結構密度而降低有關該化學機械研磨過程中所造成的凹陷。
現參照圖4c，其為圖4b所示的芯片經形成一金屬層422于柵極上以硅化，并已開始其硅化制程。圖4c顯示引入閑置多晶硅結構410之后，其多晶硅柵極304、306與308以及閑置多晶硅結構410的硅化前端424是以一約略相等的速率行進。柵極的完全硅化反應所使用的金屬可與用于形成源極與漏極硅化區(source and drain silicided regions)的金屬相異或相同，于較佳實施例中，使用于柵極的完全硅化的金屬為鎳(nickel)，而該金屬也可為鈷(cobalt)、銅(copper)、鉬(molybdenum)、鈦(titanium)、鉭(tantalum)、鎢(tungsten)、鉺(erbium)、鋯(zirconium)、鉑(platinum)等以及其中的組合，或該其中的組合與鎳，而其它適用的金屬也可透過例行的實驗(routine experimentation)發現而用于本實用新型。
硅化反應可受到例如一于范圍約攝氏200度至900度溫度下的高溫回火所影響，該回火可于一惰性的周遭環境例如包含氮氣(nitrogen)、氦氣(helium)、氬氣(argon)、氖氣(neon)或其它惰性氣體(inert gas)下執行；而回火時間可由范圍約百萬分之一秒(microsecond)至數分鐘。例如一實施例中即于硅化制程中使用鎳，且較佳硅化量為厚度約200至2000埃，而一高溫回火可于范圍約攝氏300至700度下數分鐘。
圖4d是顯示圖4c中所示的芯片于硅化制程結束并移除多余金屬后的圖例，如熟習此技藝的人士所知，其芯片具有一大體一致的表面，以與柵極314的硅化反應是大體上一致。
參照圖5，于一預定硅化反應時間下的硅化厚度t以該多晶硅圖案密度(pattern density)d為函數作圖。圖5為說明一具有低多晶硅圖案密度的區域將具有較厚的硅化物厚度，藉由引入閑置多晶硅結構以及限制遍及該半導體基底的多晶硅結構密度至一范圍于d1與d2間，其所形成的硅化物厚度是介于一t1與t2間的小厚度范圍內。于一實施例中執行輕微的過度硅化(over-silicidation)以致t1或t2大于硅化前的多晶硅柵極的初始厚度約10％；而另外的實施例中，t2則大于硅化前的多晶硅柵極的初始厚度近乎約10％，而t1則大于硅化前的多晶硅柵極的初始厚度近乎約20％。
圖6a-圖6d則闡述本實用新型的第二方法實施例，其于沉積一介電層以及完全柵極硅化前先形成一蝕刻終止層于晶體管之上，程序始于圖6a，其中是提供一如參照圖3a于上所述的芯片以及形成一蝕刻終止層610。該蝕刻終止層610較佳包含一具有異于該介電層的化學性質的材料，如此可使用一具有高蝕刻選擇比(etch selectivity)的蝕刻劑(etchant)。舉例來說，假設介電層為氧化硅(silicon oxide)或一低介電常數值(low-permittivity；low-k)的介電質，則蝕刻終止層610可包含氮化硅(silicon nitride)。當形成一蝕刻終止層610后是沉積一介電層611并將其平坦化，如圖6b所示。
圖6c是闡述圖6b的芯片于形成一金屬層612后的圖例，例如參照于上所述的圖4c。如參照圖4c于上所述，于一惰性環境下回火導致該柵極314的完全硅化，如圖6b所示，其中該硅化前端614是位于該柵極314與該介電層120(圖1)的接面，注意該剩余的金屬是已經移除，如圖6d所示。
圖7a-圖7b則闡述本實用新型的另一實施例，其中的接觸窗(contact)是形成至選擇的晶體管源極710、漏極712以與柵極714上。程序始于圖7a，其中是形成一護層(passivation layer)716于具有硅化的柵極的晶體管上，接觸窗720是穿越護層716蝕刻至完全硅化的柵極，如圖7b所示。若干接觸窗720可穿越介電層及接觸蝕刻終止層(如存在)以到達已硅化的源極/漏極區，接著則如一般現有技藝于介電層716上形成金屬的內聯機(未示)。
雖然本實用新型已以多個較佳實施例揭露如上，然其并非用以限定本實用新型，任何熟習此技藝者，在不脫離本實用新型的精神和范圍內，當可作些許的更動與潤飾，因此本實用新型的保護范圍當視所附的申請專利范圍所界定者為準。
權利要求1.一種半導體芯片，其特征在于，包括一包含一主動區的半導體基底，一第一結構形成于主動區上，該第一結構是完全硅化，以及至少一閑置硅化物結構。
2.根據權利要求1所述的半導體芯片，其特征在于，該第一結構是一晶體管的晶體管柵極。
3.根據權利要求2所述的半導體芯片，其特征在于，該晶體管更包括一柵極介電質在該第一結構之下，該柵極介電質是包含一高介電常數材料擇自于包含氧化鋁、氧化鉿、氮氧化鉿、硅酸鉿、氧化鋯、氮氧化鋯、硅酸鋯、氧化釔、氧化鑭、氧化鈰、氧化鈦、以及氧化鉭的族群。
4.根據權利要求1所述的半導體芯片，其特征在于，該閑置硅化物結構是位于該主動區。
5.根據權利要求1所述的半導體芯片，其特征在于，該閑置硅化物結構是位于主動區外的一隔離區。
6.根據權利要求1所述的半導體芯片，其特征在于，該每一第一結構以及閑置硅化物結構的材料是包含硅化鎳。
7.根據權利要求1所述的半導體芯片，其特征在于，該每一第一結構以及閑置硅化物結構的一金屬硅化物的材料是包含擇自于鎳、鈷、銅、鉬、鈦、鉭、鎢、鉺、鋯、以及鉑的族群。
8.根據權利要求1所述的半導體芯片，其特征在于，該每一第一結構以及閑置硅化物結構的材料是包含鍺。
9.根據權利要求1所述的半導體芯片，其特征在于，該半導體基底是一硅基底。
10.根據權利要求1所述的半導體芯片，其特征在于，該半導體基底是一絕緣層上有半導體的基底。
11.根據權利要求1所述的半導體芯片，其特征在于，更包括一接觸蝕刻停止層在部分該第一結構上。
12.根據權利要求1所述的半導體芯片，其特征在于，更包括一介電層在該第一結構以及閑置硅化物結構上。
13.一種集成電路芯片，其特征在于，包括一具有一主動區及一隔離區的基底；一晶體管形成于該主動區上，該晶體管具有一源極區，一漏極區，與一完全硅化的柵極；以及至少一閑置硅化物結構。
14.根據權利要求13所述的集成電路芯片，其特征在于，所述的電路接觸是該源極、漏極以及完全硅化的柵極的電耦合。
15.根據權利要求13所述的集成電路芯片，其特征在于，該閑置硅化物結構是位于該主動區。
16.根據權利要求13所述的集成電路芯片，其特征在于，該閑置硅化物結構是位于該隔離區。
17.根據權利要求13所述的集成電路芯片，其特征在于，該完全硅化的柵極以及閑置硅化物結構的材料是包含硅化鎳。
18.根據權利要求13所述的集成電路芯片，其特征在于，該完全硅化的柵極以及閑置硅化的結構是包含一硅化物的材料，其擇自于包含鎳、鈷、銅、鉬、鈦、鉭、鎢、鉺、鋯、以及鉑的族群。
19.根據權利要求13所述的集成電路芯片，其特征在于，該完全硅化的柵極以及閑置硅化物結構的材料是包含鍺。
專利摘要一具有多個硅化的多晶硅結構的半導體組件，其中是提供所述多晶硅結構一大致均勻的硅化反應。閑置多晶硅結構于硅化反應前形成于基底上，其可允許芯片表面得以平坦而不致產生一過度凹陷處，并導致參與硅化反應的金屬量于不同多晶硅結構中大致均勻地分布。
文檔編號H01L21/3105GK2741190SQ200420066850
公開日2005年11月16日 申請日期2004年6月16日 優先權日2003年9月15日
發明者楊育佳, 王志豪, 胡正明 申請人:臺灣積體電路制造股份有限公司