專利名稱：半導體存儲器裝置的柵結構的制作方法
技術領域：
本發明涉及一種半導體存儲器裝置；更確切地，涉及一種通過堆疊多晶硅、氮化鎢和鎢(W/WN/Poly)而形成的柵結構，用來防止由在柵硬掩膜和柵結構之間的機械應力所引起的多晶硅空隙(poly void)產生。
背景技術：
對于作為字線(WL)的柵結構，W/WN/Poly柵結構，即通過堆疊多晶硅、氮化鎢和鎢所得到的柵結構，被研究作為下一代結構。在制造作為半導體存儲裝置的動態隨機存取存儲器(DRAM)時，引入一種自對準接觸(SAC)工藝，以保證在形成WL后接著的接觸工藝期間保證最大程度的覆蓋余量。
為在SAC工藝中保證加工余量，甚至在進行形成柵電極的工藝后，也應保留具有等于或大于預定厚度的柵硬掩膜。此外，在接觸結構是孔型時，WL和位線應被分開，并且為防止蝕刻過程中損傷字線，在WL上應存在厚度等于或大于預定厚度的絕緣層。
對于W/WN/Poly柵結構，鎢層具有可以很容易在氧氣氛下被氧化的特性，因而用來沉積硬掩膜的沉積溫度和沉積氣體的條件是非常受限的。
根據傳統的半導體裝置，考慮到在形成柵電極的工藝中W的氧化特性，通過使用低溫等離子體沉積法將柵硬掩膜形成為氮化物層。
用作柵硬掩膜的低溫等離子體氮化物層對于由后續熱處理所引起的熱應力是非常脆弱的，從而會降低柵氧化物層的柵氧化物完整性(GOI)特性。
圖1是在用低溫PE SiN作為硬掩膜材料的情況下，當柵電極分別具有W/WN/Poly-Si結構和WSix/Poly-Si結構時，測量柵氧化物層可靠性的圖示。特別地，圖1說明了作為一種用來評價柵氧化物層對于MOS電容器面積的可靠性方法的應力誘發漏電流(SILC)。
參考圖1，在WSix/Poly-Si柵電極的情況下，SILC具有與MOS電容器面積無關的固定值，因而WSix/Poly-Si柵電極被認為非常穩定。同時，在W/WN/Poly-Si柵的情況下，SILC的值不僅與WSix/Poly-Si柵電極相比相對高，而且隨MOS電容器面積的增加而增大。因此，可以推斷對于硬掩膜的機械應力而言，W/WN/Poly-Si柵電極是非常脆弱的。
圖2是說明在具有不良GOI性質的W/WN/Poly-Si柵電極上的柵氧化物層周圍的高分辨透射電子顯微鏡(TEM)照片。
參考圖2，如果通過高分辨TEM照片觀察表示具有不良GOI性質的W/WN/Poly-Si柵電極的截面圖，就會發現在多晶硅層和柵氧化物層之間有尺寸為幾納米的多晶硅空隙。“多晶硅空隙(poly viod)”表示在多晶硅薄層中形成的空隙。這種多晶硅空隙位于柵氧化物層的上部，從而電場集中。因而降低了W/WN/Poly-Si柵電極的GIO性能。
發明內容
因此，本發明的一個目的在于提供一種半導體存儲器裝置的柵結構，能夠通過形成保持滯后面積(hysteresis area)在一個特定值的硬掩膜來防止多晶硅空隙產生。
根據本發明的一個方面，提供一種半導體存儲裝置的柵結構，包括形成在半導體襯底上的柵絕緣層；形成在柵絕緣層上的柵電極，其中該柵電極通過堆疊多晶硅層和金屬層形成；和形成在柵電極上的硬掩膜，其中在硬掩膜和柵電極材料之間的滯后面積的大小等于或小于約2×1012℃-dyne/cm2。
對于以下結合附圖給出的優選實施方案的描述，將更好地理解本發明的上述和其他目的和特征，，其中圖1是說明根據傳統半導體存儲器裝置的柵電極的MOS電容器面積的應力誘發的漏電流(SILC)性質的圖示；圖2是說明傳統半導體存儲器裝置的柵電極上的多晶硅空隙產生的圖示；圖3示出根據本發明的半導體存儲裝置的柵電極的橫截面圖；圖4是說明根據本發明的對應半導體存儲器裝置柵結構的對應于每個硬掩膜材料的應力滯后的圖示；圖5是說明根據本發明的對應半導體存儲裝置柵結構的的滯后面積和多晶硅空隙產生之間關系的圖示；和圖6是說明根據本發明的半導體存儲器裝置的柵結構的滯后面積、多晶硅空隙產生和應力誘發漏電流(SILC)的相關的圖示。
具體實施例方式
下文將參照附圖詳細描述本發明的優選實施方案。
圖3示出根據本發明的半導體存儲器裝置的柵電極的橫截面圖。
參考圖3，對于本發明的半導體存儲器裝置，柵絕緣層31和由氧化物層制成的柵電極35形成在硅襯底30上。通過堆疊多晶硅層32和金屬層33，形成柵電極35。該金屬層33由選自由W、W/WN、TiN和TaN構成的組中材料制成。然后在柵電極35上形成柵硬掩膜34，該硬掩膜包括選自由PE_SiN、PE_TEOS和PE_SiN/PE_TEOS構成的組中的材料。根據本發明，在硬掩膜和柵電極材料之間的滯后面積的大小等于或小于約2×1012℃-dyne/cm2。
圖4是說明關于圖3中所示的包括柵硬掩膜34的柵電極35的應力滯后在從室溫到約900℃的溫度范圍的測量結果的圖示。
參考圖4，關于測量滯后的方法，具有如圖3所示結構的柵電極形成在尺寸約8英寸的裸晶片上。然后，在氮氣氛下，以約1.83℃每分鐘的速度人工將溫度從室溫升至約900℃，然后以約2℃每分鐘的速度將溫度再降到室溫。因此，通過使用束掃描法得到晶片的彎曲程度，從而測量滯后。
如圖4所示，通過將在用束掃描法進行滯后測量中出現的每個曲面積積分即得到滯后面積。更具體地，當溫度從室溫升到約900℃并再降到室溫時，分別出現每個曲面積。
參考圖4，依硬掩膜的種類例如PE_SiN、PESiN/PE_TEOS和PE_TEOS滯后面積產生差異。
圖5是說明在用示于圖4中的上述方法測量關于每種硬掩膜材料的滯后時，與最大掃描溫度(sweeping temperature)相對應的滯后面積的圖示。此外，圖5說明在使用每種硬掩膜材料的情況下，通過高分辨TEM分析照片觀察到的多晶硅空隙產生。
參考圖5，在觀察滯后面積和TEM測量結果時，如果對于每種掩膜材料滯后面積都等于或大于約2×1012℃-dyne/cm2，則在硬掩膜W/WN/Poly-Si的柵結構上產生多晶硅空隙，如果對于每種掩膜材料滯后面積都等于或小于約2×1012℃-dyne/cm2，則不產生多晶硅空隙。
圖6說明滯后面積、多晶硅空隙和SILC的相關。參考圖6，如果使滯后面積等于或大于約2×1012℃-dyne/cm2，其中觀察到多晶硅空隙，那么GOI性能劣化；如果使滯后面積等于或小于約2×1012℃-dyne/cm2，就有優異的GOI性能。
本發明不僅可用于硬掩膜/W/WN/Poly-Si的柵電極結構，還可以用在將例如W、TiN和TaN的金屬材料沉積在多晶硅層上然后在其上形成硬掩膜的結構。
根據本發明形成柵電極的方法，控制滯后面積的大小等于或小于約2×1012℃-dyne/cm2。因此，通過使用該形成柵電極的方法，防止了多晶硅空隙產生，從而可獲得柵氧化物層的可靠性質。
本申請包含涉及2004年6月30日遞交到韓國專利局的韓國專利申請No.KR 2004-0050182的相關主題，在此通過引用并入其全部內容。
雖然以特定的優選實施方案來描述本發明，但是很明顯對本領域的技術人員可以對其作不同修改和改變而不偏離下述權利要求所限定的精神和范圍。
權利要求
1.半導體存儲器裝置的柵結構，包括；在半導體襯底上形成柵絕緣層；在柵絕緣層上形成柵電極，其中通過堆疊多晶硅層和金屬層形成柵電極；和在柵電極上形成硬掩膜，其中在硬掩膜和柵電極材料間的滯后面積的大小為等于或小于約2×1012℃-dyne/cm2。
2.權利要求1的柵結構，其中柵電極的金屬層包括從由W、W/WN、TiN和TaN構成的組中選擇的材料。
3.權利要求1的柵結構，其中硬掩膜包括從由PE_SiN、PE_TEOS和PE_SiN/PE_TEOS構成的組中選擇的材料。
4.權利要求1的柵電極結構，其中滯后面積為從室溫到約900℃的溫度范圍內在尺寸約8英寸的裸晶片上測得的值。
全文摘要
公開了一種半導體存儲器裝置的柵結構，該結構能夠通過形成保持滯后面積在一個特定值的硬掩膜來防止多晶硅空隙產生。半導體存儲器裝置的柵結構，包括形成在半導體襯底上的柵絕緣層；形成在柵絕緣層上的柵電極，其中該柵電極通過堆疊多晶硅層和金屬層形成；和形成在柵電極上的硬掩膜，其中在硬掩膜和柵電極材料之間的滯后面積的大小等于或小于約2×10
文檔編號H01L29/78GK1716541SQ20041010417
公開日2006年1月4日 申請日期2004年12月30日 優先權日2004年6月30日
發明者梁洪善, 張世億, 金龍洙, 林寬容, 趙興在, 吳在根 申請人:海力士半導體有限公司