半導體器件及其制造方法

專利名稱：半導體器件及其制造方法
技術領域：
本發明涉及半導體器件及其制造方法，更詳細地說涉及在DRAM，和DRAM與邏輯電路的混合器件等中，可以高速動作和高度集成化的半導體器件及其制造方法。
背景技術：
溝槽電容器和堆疊電容器作為DRAM的存儲節點，是當今的主流，特別是溝槽電容器，大多作為適宜和邏輯電路混合的電容器使用。其原因是，可以在形成邏輯電路前形成電容器，對邏輯電路工序的影響少，以及因為電容器被埋設在硅襯底內，所以在配線工序中不需要如堆疊電容器那樣深的觸點工序。
以下，對和本發明有關的溝槽電容器的構成，參照其制造方法說明。
圖19以及圖20，是與本發明有關的溝槽電容器的制造方法的工序斷面圖。
首先，如圖19A所示，在硅襯底101上淀積5nm的硅氧化膜102，150nm的硅氮化膜103，通過光刻工序，除去開槽區域的光刻膠104，用RIE(反應離子刻蝕)法，刻蝕除去硅氧化膜102和硅氮化膜103。
如圖19B所示，仍然用RIE法刻蝕硅襯底101，在形成距硅襯底表面深5μm的溝槽105之后，除去光刻膠104。
如圖19C所示，在溝槽105的內壁上形成厚度5nm的硅氮化膜106。進而，淀積500nm厚度的用砷(As)等摻雜為n型的第1多晶硅107，把溝槽105全部填埋。
如圖19D所示，通過使用CMP(化學機械拋光)法和RIE法的回刻蝕工序，刻蝕多晶硅107的表面直到距硅襯底101的表面約0.5μm深。進而，刻蝕除去在溝槽內壁上露出的硅氮化膜106，淀積100nm的環套硅氧化膜108。
如圖20A所示，埋入第2多晶硅109。具體地說，用RIE法刻蝕襯底101上的環套硅氧化膜108，只在溝槽側壁上留下環套硅氧化膜108。進而，淀積300nm厚度的用砷等摻雜為n型的第2多晶硅109，把溝槽105全部填埋。
以下，如圖20B所示，埋入第3多晶硅110。具體地說，通過使用CMP法和RIE法的回刻蝕工序，刻蝕多晶硅襯底109直到距硅表面0.25μm深。而后，刻蝕除去露出的環套硅氧化膜108，淀積200nm厚度的用砷等摻雜為n型的第3多晶硅110，把溝槽105全部填埋。
最后，如圖20C所示，通過使用CMP法和RIE法的回刻蝕工序，刻蝕多晶硅110直到距硅襯底101的表面0.05μm深。其后，用硅氧化膜111覆蓋溝槽105上面，在除去硅氮化膜103后，完成被埋入硅襯底中的溝槽電容器。
在此，電氣連接溝槽電容器的連接端子，使用n型擴散層112，該n型擴散層是由第3多晶硅110擴散出的砷等的n型雜質形成的。

發明內容
但是，這種和本發明有關的溝槽電容器，存在難以進行高速讀出/寫入的問題。即，該溝槽電容器，用多晶硅107、109、110埋入5μm深的溝槽。但是，這些多晶硅，都是由砷等摻雜為n型，表面電阻相當高，有幾千歐。因此，因CR延遲的影響，信號傳播需要時間，存在不能縮短讀出/寫入時間的問題。
另一方面，隨著信息通信技術的發展，DRAM的高速化、大容量化的要求越來越強。在最新的256兆通用DRAM和用0.18μm最小尺寸規則形成的DRAM混合邏輯電路器件中，采用了上述的溝槽電容器構造，但由于上述原因，高速化受到限制。
此外，從集成密度的觀點來看，要改善之處也很多。即，在和本發明有關的這些器件中，為了縮小單元面積，采用“折返位線方式”。而后，為了促進微細化、高集成化，需要以下等措施①縮短單元晶體管的柵長度；②在位線觸點中采用自對準觸點構造；③采用新設計的單元。
進而，在現在的DRAM/邏輯電路混合器件中，為了提高DRAM的數據傳送速度，在柵上附著有自對準形成的硅化物，但為了進一步高速化，在開發電阻更低的新式電容器構造的同時，需要一并開發和這種新式電容器構造一致性好的柵電極構造。
根據本發明的一個方面，提供一種半導體器件，是帶有溝槽電容器的半導體器件，上述溝槽電容器具有被形成在半導體襯底上的溝槽；被設置在上述溝槽的內壁上的絕緣層；被設置在設置有上述絕緣層的上述溝槽內部的電極部分，上述電極部分具有由金屬組成的部分。
根據本發明的一方面，提供一種半導體器件，它以位線觸點為中心，把4個存儲電容器設置成大致并聯十字形狀，上述4個存儲電容器的各自可以對準上述位線觸點連接。
根據本發明的一方面，提供一種半導體器件，具備位線觸點；4個存儲電容器，被設置在上述位線觸點的周圍；4根柵電極，被設置在上述4個存儲電容器的各自和上述位線觸點之間。
根據本發明的一方面，提供一種半導體器件，具備位線觸點；多個存儲電容器，被設置在上述位線觸點的周圍，通過改變施加在上述多個柵電極各自上的電壓，可以連接或者切斷上述多個存儲電容器的各自和上述位線觸點，上述多個柵電極中的某些電極被設置在規定的面上，上述多個柵電極中的另一些電極被設置在上述規定面之下。
根據本發明的一方面，提供一種半導體器件的制造方法，這種半導體器件以位線觸點為中心，設置多個溝槽電容器，可以使上述多個觸點電容器的各自與上述位線觸點連接或者斷開，其制造方法包含在上述半導體襯底上，形成上述多個溝槽電容器的工序；形成把多個柵電極中的一部分電極填埋在上述襯底的表面下的狀態的工序，這些柵電極對上述多個溝槽電容器的各自進行開關；把上述多個柵電極中的剩余的柵電極形成在上述襯底的表面上，使之和上述一部分被填埋的柵電極大致正交的工序；用絕緣層覆蓋上述剩余的柵電極的側面的工序；連接上述絕緣層形成上述位線觸點的工序。


圖1是展示被設置在本發明的實施方案1的半導體器件上的電容器的主要部分斷面構造的概念圖。
圖2A-2D是展示實施方案1的電容器制造方法的工序斷面圖。
圖3A-3C是展示實施方案1的電容器制造方法的工序斷面圖。
圖4是展示作為實施方案1的變形例子的電容器的斷面構造的概念圖。
圖5A-5C是展示同一變形例子的電容器制造方法的主要部分的工序斷面圖。
圖6是展示被設置在本發明的實施方案2的半導體器件中的電容器的主要部分斷面構造的概念圖。
圖7A-7D是展示實施方案2的電容器的制造方法的工序斷面圖。
圖8A-8C是展示實施方案2的電容器的制造方法的工序斷面圖。
圖9是展示本發明的實施方案3的半導體器件的存儲單元平面構成的概略布局圖。
圖10A是沿著圖9的A-A線的斷面圖，圖10B是沿著圖9的B-B線的斷面圖，圖10C是圖9A所示的邏輯電路部分的主要部分斷面圖，圖10D是圖10B所示的邏輯電路部分的主要部分構成斷面圖。
圖11是展示DRAM的單元構造一例的平面布局圖。
圖12是展示本發明的實施方案3的存儲單元以及邏輯電路部分制造方法的工序斷面圖。
圖13A-13B是展示實施方案3的存儲單元以及邏輯電路部分的制造方法的工序斷面圖。
圖14A-14B是展示實施方案3的存儲單元以及邏輯電路部分的制造方法的工序斷面圖。
圖15A-15B是展示實施方案3的存儲單元以及邏輯電路部分的制造方法的工序斷面圖。
圖16A-16B是展示實施方案3的存儲單元以及邏輯電路部分的制造方法的工序斷面圖。
圖17A-17B是展示實施方案3的存儲單元以及邏輯電路部分的制造方法的工序斷面圖。
圖18A-18B是展示實施方案3的存儲單元以及邏輯電路部分的制造方法的工序斷面圖。
圖19A-19D是展示和本發明有關的溝槽電容器的制造方法的工序斷面圖。
圖20A-20C是展示和本發明有關的溝槽電容器的制造方法的工序斷面圖。
具體實施例方式
以下，參照

本發明的實施方案。
(實施方案1)首先，作為本發明的實施方案1，說明具有可以高速動作的電容器的半導體器件。
圖1是展示被設置在本實施方案的半導體器件中的電容器主要部分的斷面構造的概念圖。
即，該電容器，是被設置在硅襯底1上的溝槽電容器，在溝槽延伸方向上看是分3個區域A、B、C形成的具體例子。在溝槽前端的區域A中，從溝槽內壁開始，順序設置氮化膜6、多晶硅7、阻擋層8、金屬電極9。此外，在溝槽的中間區域B中，從溝槽內部開始，順序設置環套硅氧化膜10、多晶硅11、阻擋層12、金屬電極13。此外，在溝槽的入口區域C中，從溝槽內壁開始，順序設置多晶硅14、阻擋層15、金屬電極16。
進而，在區域C的周圍，在硅襯底1上形成擴散區域18。
在本實施方案中，用金屬電極9、13、16形成被填埋在溝槽內部的電極的主要部分。這些層的電阻至多不超過數Ω，和多晶硅的表面電阻(數kΩ)相比，極其低。因而，和使用多晶硅電極的電容器相比，可以大幅度降低CR常數。結果，大幅度改善電容器的傳送速度，并可以大幅度提高DRAM/邏輯電路混合器件的動作速度。
具體地說，當半導體器件是使用采用多晶硅電極的電容器的情況下，系統時鐘頻率的上限是200MHz。與此對應，在使用本發明的電容器的情況下，可以把時鐘頻率的上限提高10倍以上。
此外，因為溝槽電容器的電極的至少一部分用多晶硅以及金屬形成，可以得到和使用多晶硅電極的構成的共同之處，所以在確保制造工序和元件可靠性這一點上更容易。
此外，由于把由金屬氮化物組成的部分(氮化鈦層8、12、15)設置在金屬和多晶硅之間，因此可以得到作為阻擋層的作用和防止剝離的作用。
此外，在溝槽電容器的電極中由金屬組成的部分，由于被沿著溝槽的深度方向上分成多個區域，因而可以分開形成溝槽前端的溝槽觸點和根基附近的環套硅氧化膜部分等。
此外，由于沿著溝槽的深度方向上連續設置由該金屬組成的部分，因此可以進一步降低電極的電阻。
在此，作為在本實施方案中使用的金屬電極9、13、16的材料，可以列舉在硅器件中已確立了工序的鎢(W)、鉭(Ta)、鎳(Ni)、鉬(Mo)、鈦(Ti)、鋁(Al)以及銅(Cu)等。在它們中，當使用鎢和鉬等高熔點金屬的情況下，在制造工序中，即使需要暴露在高溫下，也可以抑制半導體的劣化，可以維持高可靠性。
另一方面，當使用鋁和銅等的導電率高的金屬的情況下，可以使電容器中的傳送速度更高，可以更高速的動作。
此外，在圖1中，在電容器區域A、B以及C中使用的金屬電極，不需要由同一材料組成。即，金屬電極9、13、16還可以分別用不同的材料形成。
此外，在圖1的構造中，在區域A、B以及C的邊界部分上，隔著多晶硅11、14，和阻擋層12、15，但本發明并不限于此。有關這部分，在以后舉變形例子詳細敘述。
以下，說明圖1所示的溝槽電容器的制造方法。
圖2以及圖3是展示本實施方案的電容器的制造方法的工序斷面圖。
首先，如圖2A所示，在硅襯底1上淀積5nm的硅氧化膜，并淀積150nm的硅氮化膜3。進而，通過光刻工序除去開槽區域的光刻膠4，用RIE法刻蝕除去硅氧化膜2氮化膜3。
如圖2B所示，仍使用RIE法刻蝕硅襯底1，形成距襯底1的表面1深5μm的溝槽5，除去光刻膠4。
如圖2C所示，填埋溝槽。具體地說，首先，在溝槽5的內部形成5nm厚的硅氮化膜6，淀積50nm厚的用砷摻雜為n型的第1多晶硅7，用多晶硅7覆蓋溝槽5的內壁。而后，堆疊層厚度10nm的氮化鈦8，層厚度450nm的鎢(W)9，把溝槽全部填埋。在此，氮化鈦8，起到防止鎢9擴散到半導體襯底1上的阻擋層的作用，同時，還起到改善多晶硅7和鎢9的附著性的膠合層的作用。
如圖2D所示，刻蝕溝槽。具體地說，通過使用CMP法和RIE法的回刻蝕工序，刻蝕多晶硅7、氮化鈦8、鎢9形成距襯底1表面0.5μm的深度。其后，刻蝕除去露在溝槽內壁外的硅氮化膜6，并淀積100nm厚的環套硅氧化膜10。
如圖3A所示，再次填埋溝槽。具體地說，用RIE法刻蝕環套硅氧化膜10，只在溝槽側壁上留下環套硅氧化膜10。其后，淀積50nm厚的用砷摻雜為n型的第2多晶硅11，用多晶硅11覆蓋溝槽5的內壁，接著，淀積10nm厚的氮化鈦12，250nm厚的鎢13，全部填埋溝槽5。在此，氮化鈦12，也起到阻擋層以及膠合層的作用。
以下，如圖3B所示，形成溝槽開口附近的填埋構造。具體地說，首先，通過使用CMP法和RIE法的回刻蝕工序，刻蝕多晶硅11、氮化鈦12、鎢13，深度是從襯底1表面向下0.25μm。其后，刻蝕除去在溝槽內壁上露出的環套硅氧化膜10，淀積50nm厚的用砷等摻雜為n型的第3多晶硅14，用多晶硅14覆蓋溝槽5的內壁。接著，淀積10nm的氮化鈦15、150nm的鎢16，全部填埋溝槽5。在此，氮化鈦15，也起到阻擋層以及膠合層的作用。
最后，如圖3C所示，在溝槽上加蓋。具體地說，通過使用CMP法和RIE法的回刻蝕工序，刻蝕多晶硅14、氮化鈦15、鎢16，其深度是從襯底1的表面向下0.05μm。其后，用硅氧化膜17蓋在溝槽5上面，在除去硅氧化膜3后，如同一圖以及圖1所示，完成了填埋在硅襯底中的溝槽電容器的工序。
在此，和溝槽電容器電氣連接的端子，可以使用從第3多晶硅14擴散出的砷等的n型雜質形成的擴散區域18。
通過以上說明，可以制造圖1所示的溝槽電容器。
以下，說明本實施方案的變形例子。
圖4是展示本實施方案的變形例子的電容器斷面構造的概念圖。
即，在同一圖所示的電容器中，在金屬電極9、13、16之間，沒有隔著多晶硅11、14，而只隔著勢壘金屬12、15連續形成。如果這樣，就可以不隔著多晶硅從前端區域A的金屬電極9傳送電荷，進而可以實現進一步高速化。
以下，說明本實施方案的電容器的制造方法。
圖5是展示本變形例的電容器的制造方法的主要部分的工序斷面圖。即，同一圖是在已形成的區域A上，形成區域B的工序的一部分，與從圖2D至圖3A的工序對應。
即使在本變形例的情況下，首先，如圖5A所示，在溝槽內壁上形成環套硅氧化膜10。
接著，如圖5B所示，用RIE法刻蝕溝槽底部的環套硅氧化膜10，只在溝槽側壁上殘留溝槽氧化膜10。其后，淀積第2多晶硅11，用多晶硅11覆蓋溝槽5的內壁。
接著，如圖5C所示，刻蝕除去多晶硅11。這時，如果使用如RIE那樣的各向異性強的刻蝕方法，在同一圖中用箭頭所示的方向上刻蝕，則在多晶硅11中，優先刻蝕溝槽底部的部分和襯底1上的部分，覆蓋溝槽側壁的部分留下來。
這樣，當鎢電極9在溝槽底部露出時，此后，如在圖3A中所述，順序淀積阻擋層12和金屬電極13。
另外，雖然省略圖示，但在區域C形成時也一樣，通過各向異性刻蝕，刻蝕除去多晶硅14，只除去溝槽底部的部分，使金屬電極13露出，在其上淀積阻擋層15和金屬電極16。
如上所述，可以制造圖4的變形例的構造。
(實施方案2)以下，作為本發明的實施方案2，說明不包含多晶硅的電容器。
圖6是展示被設置在本實施方案的半導體器件中的電容器的主要部分斷面構造的概念圖。在同一圖中，和在前面的圖1至圖5所述相同的部分上標注相同的符號，并省略詳細說明。
即，該電容器，和圖1所示的電容器相比，其特征在于沒有設置多晶硅7、11以及14。即，溝槽內部用金屬電極填充，可以進一步改善導電性。其結果，進一步改善電荷的傳送速度，可以使半導體器件以更高的速度動作。
在本實施方案中，在區域A、B、C中分別使用的金屬電極的材料可以一樣，也可以使用相互不同的材料。
以下，概略說明本實施方案中的溝槽電容器的制造方法。
圖7以及圖8，是展示本實施方案的電容器的制造方法的工序斷面圖。首先，如圖7A所示，在硅襯底1上淀積5nm厚的硅氧化膜2，并淀積150nm厚的硅氮化膜3，通過光刻工序除去開槽區域的光刻膠4，用RIE法刻蝕除去硅氧化膜2和硅氮化膜3。
以下，如圖7B所示，仍然用RIE法刻蝕硅襯底1，在形成從硅襯底表面深5μm的溝槽后，除去光刻膠4。
接著，如圖7C所示，在溝槽5的內壁上形成5nm厚的硅氮化膜6，淀積10nm厚的氮化鈦8，接著淀積500nm厚的鎢9，全部填埋溝槽5。
接著，如圖7D所示，在采用CMP法和RIE法的回刻蝕工序中，使氮化鈦、鎢9從襯底表面下陷0.5μm。其后，刻蝕除去露出的硅氮化膜6，淀積100nm厚的環套硅氧化膜10。
以下，如圖8A所示，用RIE法刻蝕環套氧化膜10，只在溝槽側壁上留下環套硅氧化膜10。其后，淀積10nm厚的氮化鈦12，接著淀積300nm厚的鎢13，全部填埋溝槽5。
接著，如圖8B所示，在采用CMP法和RIE法的回刻蝕工序中，刻蝕氮化鈦12、鎢13，其深度為從襯底表面向下0.25μm。其后，刻蝕除去露出的環套硅氧化膜10，用離子注入法等形成采用砷等的n型雜質的擴散層18。進而，淀積10nm厚的氮化鈦15，接著淀積200nm厚的鎢16，全部填埋溝槽5。
最后，如圖8C所示，在采用CMP法和RIE法的回刻蝕工序中，刻蝕氮化鈦15、鎢16，其深度為從襯底表面向下0.05μm。其后，在用硅氧化膜17覆蓋溝槽5的上面，除去氮化膜3后，完成在硅襯底1中埋入的電容器。和溝槽電容器電氣連接的連接端子，可以使用采用砷等的n型雜質的擴散層18。
(實施方案3)以下，作為本發明的實施方案3，說明具有可以大幅度提高集成度的存儲單元的半導體器件。
圖9是展示本實施方案半導體器件的存儲單元的平面構成的概念布局圖。
此外，圖10A是圖9的A-A線斷面圖，圖10B是圖9的B-B線斷面圖。進而，在還包含圖10的本實施方案的斷面圖中，只展示溝槽電容器的上部，前端的存儲節點部分省略。此外，在圖中省略了電容器內部的電極構造。
從圖9可知，本實施方案中的電容器，是用4個溝槽電容器30A～30D、1個位線觸點32形成的4個存儲單元。在圖9中，以位線觸點32為中心的十字形的圖案表示元件區域，其側面，是采用STI(Shallow Trench Isolation淺溝隔離)的元件分離區域26。
電容器30A～30D，可以使用多晶硅電極的電容器，但如果是具有本發明的第1至第2實施方案的金屬電極的電容器，則有望更高速動作。
在圖9中，被排列在縱方向上的柵電極42A～42D，是被埋入硅襯底1的襯底下側的埋入柵電極，柵電極42B，是電容器30D的字線，柵電極42C是電容器30E的字線。
另一方面，在圖9中，被配置在橫方向上的柵電極44A、44B，是被設置在硅襯底1的襯底面上的柵電極，柵電極44A是電容器30A的字線，柵電極44B是電容器30C的字線。
埋入柵電極42A～42D，被設置成直線形狀，與單元電容器相鄰。另一方面，被形成在襯底面上的柵電極44A、44B，為了充分獲得和要控制的柵單元電容器的距離和柵長度，具有彎曲的配線圖案，如圖9所示。
位線觸點32，在由4個柵42B、42C、44A、44B圍成的擴散層55上，自對準形成。
在圖10A所示的構成中，通過調節施加在成為字線的柵電極42B上的電壓，可以控制擴展到硅襯底1內的耗盡層的范圍，可以電氣開關溝槽30C的電極24和位觸點32之間。
在本實施方案中，通過把埋入式柵電極42，和在襯底面上與其正交設置的柵電極44這2種電極作為字線使用，就可以對1個位線觸點32，連接4個存儲單元電容器30A～30D。在圖19、圖20所示的裝置中，對于1個位線觸點，至多不過連接2個存儲單元電容器。即，如果采用本實施方案，當適用同一構思方法的情況下，與圖19、圖20的RAM單元相比，還可以提高集成度。
圖10C是與圖10A對應的邏輯電路部分的主要斷面圖。即，圖10C，表示使用埋入柵的邏輯電路部分的FET(場效應晶體管)的斷面構造。通過把被柵絕緣膜38包圍的柵電極39被埋入襯底1中形成。
這些埋入柵電極42B、42X，具有鎢層39和氮化硅層40的疊層構造，相鄰的位線觸點32之下，在自對準形成的硅化物57下設置有擴散層55。
如果采用本實施方案，由于采用這種埋入柵電極，也可以得到能夠抑制邏輯電路部分的晶體管的短溝道效應。此外，同樣的效果也可以在電容器單元部分中得到。即，如果回到圖10A說明的話，因為在電容器30D和位線觸點32的下部之間埋入被絕緣層38包圍的柵電極42B，所以可以抑制電容器和位線觸點之間的短溝道效應。
圖10D是與圖10B對應的邏輯電路部分的主要部分斷面圖。即，圖10D，表示襯底面上的柵電極成為字線的邏輯電路部分的斷面構造。和圖10B所示的溝槽單元電容器一樣，在位線觸點一方的擴散層55上，形成自對準形成的硅化物57。柵電極44B、44X具有鎢層39和氮化硅層40的疊層構造。這種構造，為了防止短溝道效應，希望設置LDD(輕摻雜漏)區域51。柵電極44X的側壁，由用于形成LDD區域51的側壁保護絕緣膜53被覆。
圖11是展示DRAM的單元構造的一例的平面布局圖。成為存儲器單元的溝槽電容器30，被配置成矩陣形狀，使得長邊向著同一圖的縱方向，短邊向著橫方向。此外，在同一圖中，分別在縱方向上進行埋入電極42的配線、在橫方向上進行襯底面上的柵電極44的配線。而后，位線BL，相對橫平豎直的2種柵電極42、44配置成傾斜，與規定的位觸點32連接。
以下，說明本實施方案的半導體器件的制造方法。
圖12～圖18是展示本實施方案的存儲單元以及邏輯電路部分的制造方法的工序斷面圖。其中，圖12、圖13、圖15以及圖17，表示使用埋入柵電極的存儲單元和邏輯電路部分的工序，圖14、圖16以及圖18，表示在襯底面上形成柵電極的存儲單元和邏輯電路部分的工序。
首先，如圖12所示，形成用于柵電極的溝槽。具體地說，在硅襯底1的表面上形成溝槽型的存儲電容器30和埋入元件分離區域26。元件分離區域26，例如可以用STI技術形成。接著，在襯底1的表面上淀積保護膜，用刻蝕技術刻蝕出圖案形成掩膜，用RIE對襯底1以及元件分離區域26的SiO2形成溝G。這時的保護膜，可以設置成例如200nm的TEOS28和SiN200的疊層構造。用RIE有選擇地刻蝕掩膜開口部分的硅和SiO2。這時的刻蝕量，例如是從襯底1的表面開始深300nm。
以下，如圖13所示，形成柵電極。具體地說，首先，在露出的溝G的內壁表面上形成柵絕緣膜38。這時的柵絕緣膜38，例如是在氧化硅表面后淀積硅氮化膜形成，或者使硅氧化膜氮化形成的SiO2/SiN的淀積構造，厚度可以設置成5nm。其后，淀積成為柵電極的金屬39，用CMP研磨至RIE的保護膜28，由此，除去淀積在表面的金屬，進而，用CDE(化學干刻蝕)從襯底1表面向下刻蝕柵絕緣膜38。進而，淀積成為柵電極的上部保護膜的絕緣物40，用CMP以及CDE除去淀積在溝G以外區域上的絕緣物。成為柵電極的金屬層39，例如是厚度200nm的W(鎢)，柵電極的保護絕緣膜40，可以設置成厚度500nm的SiN膜。
以下，如圖14所示，開始硅襯底1之上的柵電極的形成工序。具體地說，首先，除去襯底表面的保護膜28，在形成柵電極的區域上形成柵絕緣膜38，淀積成為柵電極的金屬39以及柵電極上部的保護絕緣膜40。而后，用光刻技術刻蝕圖案，通過RIE加工形成柵電極44。
以下，如圖15所示，注入P(磷)離子，在存儲單元以及n型邏輯電路部分的元件區域上形成N-擴散層54。這時的離子注入條件是，N-擴散層54的深度比在后面的用離子注入形成的N+擴散層55深。在此，在埋入柵電極42成為字線的存儲單元構造中，只在位線觸點一側形成N-擴散層54。
以下，如圖16所示，在襯底面上的柵電極成為字線的存儲單元構造中，注入P離子，在柵電極44的位線觸點一側以及溝槽電容器一側這兩方面形成N-擴散層51。進而，淀積成為柵側壁保護膜的絕緣膜，采用RIE進行刻蝕除去，用側壁絕緣膜53完全保護成為柵電極的金屬。
接著，如圖17以及圖18所示，注入As(砷)離子，在位線觸點32下部以及邏輯電路部分的源極/漏極部分上形成N+擴散層55，在其上淀積金屬，使其反應形成自對準形成的硅化物56。這時，在柵電極42、44的單元電容器側，不形成N+擴散層55以及自對準形成的硅化物56，而例如淀積TEOS的保護膜57。其后，堆疊層間絕緣膜60，通過CMP拋光，形成位線觸點32以及源極/漏極觸點32。因為成為柵電極的金屬層39用絕緣膜保護，所以容易形成觸點32。例如，可以使用觸點孔的選擇刻蝕以及W(鎢)的選擇成長，自對準。
即，在成為柵電極的金屬層39的側壁上設置有柵絕緣膜38，通過接著絕緣層38設置位線觸點32，就可以自對準位線觸點32。
其后，經由通常的DRAM以及邏輯電路多層配線工序，完成DRAM/邏輯電路混合器件。
如果采用本實施方案，則可以提高DRAM和邏輯電路混合器件的集成度。
以上，參照具體例子說明了本發明的實施方案。但是，本發明并不限于這些具體例子。
例如，如上述那樣的半導體器件的構造以及材料，在本發明的范圍內，經本專業的人士適宜的變更，就可以得到同樣的效果。
如上所述，如果采用上述實施方案1以及2，則因為溝槽電容器的電極的至少一部分用金屬形成，所以可以降低電極的表面電阻，因為可以縮短因CR延遲引起的信號傳播時間，所以可以縮短讀出/寫入時間。
此外，如果采用上述實施方案3，則可以實現用DRAM以及DRAM/邏輯電路混合器件求得的單元面積的微細化。通過在單元晶體管和邏輯電路部分中使用埋入柵電極構造，柵電極變長，可以降低短溝道效應。通過在柵電極上淀積絕緣保護膜，就可以自對準形成位線觸點。
權利要求
1.一種半導體器件，以位線觸點為中心設置4個存儲電容器，大致呈并聯十字形狀，上述4個存儲電容器的各自可以對上述位線觸點連接。
2.一種半導體器件，具備位線觸點；
4個存儲電容器，被設置在上述位線觸點的周圍；
4根柵電極，被設置在上述4個存儲電容器的各自和上述位線觸點之間，通過改變施加在上述4根柵電極的各自上的電壓，可以使上述4個存儲電容器的各自和上述位線觸點接通或者斷開。
3.權利要求2所述的半導體器件，上述存儲電容器，是被設置在硅襯底上的溝槽電容器。
4.權利要求2所述的半導體器件，上述4根柵電極中的2條被設置在規定的面上，上述4條柵電極中的另2條，被設置在上述規定面之下。
5.權利要求4所述的半導體器件，在被設置在上述規定的面上的上述柵電極的側壁上設置絕緣層，上述位線觸點被接設于上述絕緣層中。
6.一種半導體器件，具有位線觸點；多個柵電極，被設置在上述位線觸點的周圍；多個存儲電容器，被設置在上述位線觸點的周圍，通過改變被施加在上述多個柵電極的各自上的電壓，可以使上述多個存儲電容器的各自和上述位線觸點接通或者斷開，上述多條柵電極中的某些電極被設置在規定的面上，上述多條柵電極中的另一些電極，被設置在上述規定面之下。
7.權利要求6所述的半導體器件，在被設置在上述規定的面上的上述柵電極的側壁上設置絕緣層，上述位線觸點被接設于上述絕緣層中。
8.權利要求6所述的半導體器件，其特征在于上述存儲電容器是被設置在硅襯底上的溝槽電容器。
9.權利要求8所述的半導體器件，其特征在于上述溝槽電容器是權利要求1所述的上述溝槽電容器。
10.權利要求6所述的半導體器件，其特征在于上述柵電極具有金屬配線層。
11.一種半導體器件的制造方法，所述半導體器件以位線觸點為中心設置有多個溝槽電容器，上述多個溝槽電容器的各自可以對上述位線觸點接通或斷開，所述制造方法包含在半導體襯底上形成上述多個溝槽電容器的工序；在上述襯底表面上形成埋入有多個柵電極中的一部分柵電極的狀態的工序，這多條柵電極對上述多個溝槽電容器的各自進行開關動作；把上述多個柵電極中剩下的柵電極，和上述一部分柵電極大致正交形成在上述襯底表面上的工序；用絕緣層覆蓋上述剩余柵電極的側面的工序；接觸上述絕緣層形成上述位線觸點的工序。
全文摘要
通過用金屬形成溝槽電容器的電極的至少一部分，可以降低電極的表面電阻，因為可以縮短由CR延遲引起的信號傳播時間，所以可以縮短讀出/寫入時間。此外，通過形成埋入柵電極，可以實現用DRAM以及DRAM/邏輯電路混合器件求得的單元面積的微細化，柵長度變長，可以降低短溝道效應，由于在柵電極上淀積絕緣保護膜，因而可以自對準形成位線觸點。
文檔編號H01L29/76GK1624923SQ20041009293
公開日2005年6月8日 申請日期2002年3月22日 優先權日2001年3月23日
發明者小池英敏, 佐貫朋也 申請人:株式會社東芝