專利名稱：三維存儲器系統芯片的制作方法
技術領域：
本發明涉及集成電路領域，更確切地說，涉及電編程三維存儲器系統芯片(3DM-SoC)。
背景技術：
集成電路日新月異的進步使芯片功能日益增加。由于現有技術中存儲器和數據處理器均基于襯底晶體管1t，故很容易地集成在同一襯底上，這導致系統芯片(system-on-a-chip，簡稱為SoC)的廣泛應用(圖1A和圖1B)。如圖1A所示，一個SoC芯片一般含有嵌入式存儲器(embedded memory，簡稱為eM，其所占的芯片區域稱為eM區)0EM和嵌入式數據處理器(embedded processor，簡稱為eP，其所占的芯片區域稱為eP區)0EP。eM含有RAM和/或ROM，它用來存儲數據；eP具有邏輯和/或模擬功能，它對數據進行處理。
在SoC芯片中，eM區中所需互連線的層數一般遠少于eP區。如圖1B所示，該SoC芯片的eP區0EP共使用了4層互連線1EP，即IL1-IL4，而其eM區0EM只使用了2層互連線1EM，即IL1和IL2，故有2層互連線在eM區內未被使用(IL3和IL4)。本發明將這些由未被使用的互連線層(如IL3和IL4)所占據的空間稱為閑置空間1DY。對于基于damascene的工藝流程，該閑置空間1DY由啞金屬(dummy metal，如30d、40d)填充。
現有的SoC芯片中eM區0EM可能占有多于～50％的芯片面積。同時，eM區0EM所需互連線1EM的層數(～3)遠小于eP區0EP所需互連線1EP的層數(～8)。相應地，SoC芯片有很大的閑置空間1DY(在＞～50％的芯片面積上＞～5層互連線)。為了充分應用該閑置空間1DY，本發明提供了一種含有半3D-M層的三維存儲器系統芯片(three-dimensional memorysystem-on-a-chip，簡稱為3DM-SoC)。它充分利用了三維存儲器(three-dimensional memory，簡稱為3D-M)可堆疊于襯底電路上的特點，將閑置空間1DY轉化為3D-M。該轉化過程以極低的額外工藝成本，在基本不增加芯片面積的前提下能極大地增加SoC的存儲容量，從而提高其功能。
本發明還提供了一種具有大3D-M基本陣列的3DM-SoC。當3D-M與eP、eM集成時，最好使用大3D-M基本陣列，即3D-M基本陣列最好能夠覆蓋至少一個獨立襯底電路塊，如eP、eM(至少eM的單位陣列)，甚至于整個芯片，這樣能夠避免因為集成而需要對eP、eM的版圖進行改動。
發明目的本發明的主要目的是提供一種額外工藝成本極低，且在基本不增加芯片面積的前提下，具有更大存儲容量、更強功能的SoC芯片。
本發明的另一目的是提供一種能避免對現有SoC芯片中獨立電路塊的版圖設計作較大改動的SoC芯片。
根據這些以及別的目的，本發明提供了多種三維存儲器系統芯片(3DM-SoC)。
發明內容
本發明提供了一種含有半3D-M層的三維存儲器系統芯片(3DM-SoC)。一般說來，系統芯片(SoC)含有基于襯底晶體管的嵌入式數據處理器(eP)和嵌入式存儲器(eM)。由于eP區所需的互連線層數要大于eM區，eM區內一般有多個互連線層未被利用，它們形成一閑置空間。本發明充分利用了三維存儲器(3D-M)可堆疊于襯底電路上的特點，將該閑置空間轉化為3D-M。該3D-M層由于僅覆蓋eM區，而不覆蓋eP區，故稱為半3D-M層。該轉化過程以極低的額外工藝成本(對于某些實施例來說，每個3D-M層僅需一次額外光刻步驟)，在基本不增加芯片面積的前提下能極大地增加SoC的存儲容量，從而使其具有更強功能。
本發明還提供了一種具有大3D-M基本陣列的3DM-SoC。當3D-M與eP、eM集成時，最好使用大3D-M基本陣列，即3D-M基本陣列最好能夠覆蓋至少一個獨立襯底電路塊，如eP、eM(至少eM的單位陣列)，甚至于整個芯片，這樣能夠避免因為集成而需要對eP、eM的版圖進行改動。
圖1A是一種現有系統芯片(SoC)的頂視圖；圖1B是圖1A中現有SoC芯片沿AA’的截面圖；圖2是一種三維存儲器(3D-M)的截面圖；圖3是一種具有半3D-M層的三維存儲器系統芯片(3DM-SoC)的截面圖；圖4表示第一種在3DM-SoC中使用的3D-M/互連線；圖5A-圖5E表示該第一種3D-M/互連線的一種生產工藝流程；圖6表示一種使用電編程三維存儲器(EP-3DM)的3DM-SoC；圖7A-圖7C表示幾種3D-M膜的實施例；圖8表示第二種在3DM-SoC中使用的3D-M/互連線；圖9A-圖9C表示該第二種3D-M/互連線的一種生產工藝流程；圖10表示第三種在3DM-SoC中使用的3D-M/互連線；圖11A-圖11D表示該第三種3D-M/互連線的一種生產工藝流程；圖12表示第四種在3DM-SoC中使用的3D-M/互連線；圖13A-圖13D表示該第四種3D-M/互連線的一種生產工藝流程；圖14A-圖14CB表示一種混合型互連線層及其兩種生產工藝流程；圖15表示一種具有半3D-M層和全3D-M層的3DM-SoC，該全3D-M層能覆蓋eM和eP區域；圖16是一種現有技術采用的小基本陣列3D-M的版圖設計；圖17對本發明所定義的3D-M基本陣列作了詳細描述；圖18A-圖18C是三種具有大3D-M基本陣列的3DM-SoC的版圖設計。
具體實施例方式
三維存儲器(3-dimensional memory，簡稱為3D-M)將一個或多個存儲層在垂直于襯底的方向上相互疊置在襯底電路上(參見中國專利ZL98119572.5、美國專利5,835,396、6,717,222等)。如圖2所示，3D-M含有至少一個(最好是兩個以上)疊置于襯底電路10上的3D-M層100，3D-M層100上有多條地址選擇線(包括字線102a和位線108i、108j)和多個介于字線和位線間的3D-M元，層間連接通道孔100av提供3D-M層100和襯底電路10之間的電連接。
3D-M可以根據其編程的方式來分類(參見美國專利6,717,222)如果其所存儲的內容是通過電的形式來編程的，則該3D-M被稱為電編程3D-M(EP-3DM)；如果其所存儲的內容是通過非電的形式(如掩模)來編程的，則該3D-M被稱為非電編程3D-M(NEP-3DM)。電編程3D-M(EP-3DM)可以進一步分為三維隨機存取存儲器(3D-RAM)、三維一次電編程存儲器(3-D one-time programmable，簡稱為3D-OTP)和三維多次電編程存儲器(3-Dwrite-many，簡稱為3D-WM)。另一方面，一種典型的非電編程3D-M(NEP-3DM)是掩模編程三維只讀存儲器(3D-MPROM)。圖2中的3D-M即為3D-MPROM它以隔離介質106的存在與否來表示邏輯“0”或“1”。
3D-M也可以采用常規半導體存儲器的分類法來分類，即它可以分為三維隨機存取存儲器(3D-RAM)和三維只讀存儲器(3D-ROM，包含3D-MPROM、3D-OTP、3D-WM等)。由同一發明人提出的中國專利(專利號ZL98119572.5)和中國專利申請(如專利申請02131089.0等)即采取這種分類法。在本申請中，上述分類法被交替使用。
圖3表示一種具有半3D-M層的三維存儲器系統芯片(3DM-SoC)。在該實施例中，圖1B中的閑置空間1DY被轉換成一3D-M層3DM。由于該3D-M層只覆蓋了eM區，而非整個芯片，故其稱為半3D-M層(圖15中的3D-M層3DMB由于基本覆蓋了整個芯片，包括eM區0EM和eP區0EP，故其稱為全3D-M層)。在半3D-M層3DM，互連線層IL3構成位線30m，互連線層IL4構成字線40m，在位線和字線之間有一3D-M膜36。該3D-M膜36含有二極管膜(包括p-n二極管、p-i-n二極管、Schottky二極管等)或其它有源元件(參見中國專利ZL98119572.5、美國專利5,835,396、6,717,222等)。
在該實施例中，eP區0EP和eM區0EM中互連線層數的差別為2(即4-2)。相應地，可以在閑置空間1DY中建成1個3D-M層。如果該互連線層數的差別為6，則可以建成3個3D-M層(如使用分離的3D-M結構)到5個3D-M層(如使用相互交叉的3D-M結構)(對于分離的3D-M和相互交叉的3D-M，可參見美國專利6,717,222中的圖9-圖10)。
圖4表示第一種在3DM-SoC中使用的3D-M/互連線。這里，3D-M/互連線是指在3DM-SoC中相鄰兩互連線層ILa(包括低層導體30L、30M)、ILb(包括高層導體40L、40M1、40M2)的兩種連接方式1)在eP區0EP，通過通道孔38形成常規互連線連接，該通道孔38對低層和高層導體提供雙向電連接(兩個方向的電阻相近)；2)在eM區0EM，通過3D-M膜36形成3D-M元(3D-M元存儲的數字信息由，如3D-M膜的存在與否，來表示)，該3D-M膜36對低層和高層導體提供單向電連接(兩個方向的電阻相差較大)。
注意到，現有技術中，相鄰兩互連線層一般只具有第1)種連接方式，即通過通道孔的雙向電連接。
圖5A-圖5E表示該第一種3D-M/互連線的一種生產工藝流程。該工藝流程與常規dualdamascene工藝相比，只多了一個額外的光刻步驟(參看圖5B)。相應地，其額外工藝成本很低。它含有如下步驟1)通過damascene等方法，形成第一布線層ILa。這里，數字31表示低層導體30L、30M之間的層內介質(圖5A)；2)淀積并刻蝕3D-M層。在該步驟后，在eM區0EM的邏輯“1”存儲元處形成了3D-M柱36(圖5B)；3)淀積、平面化并刻蝕第一層間介質33直到在eM區0EM中的3D-M柱36被暴露。緊接著淀積第二層間介質35(圖5C)。第一和第二層間介質33、35的結構和構成與常規dual damascene中所用層間介質類似；4)刻蝕通道孔和溝槽圖形，直到在eM區0EM中的3D-M柱36上表面被暴露；在eP區0EP中的低層導體30L上表面被暴露(圖5D)。該步驟與常規dual damascene類似；5)通過CMP等方法，填充并平面化第二布線層ILb(圖5E)。該步驟也與常規dualdamascene類似。
圖4、圖5A-圖5E的實施例以3D-MPROM(掩膜編程)為例。圖6的實施例則以EP-3DM(電編程)為例。該EP-3DM與3D-MPROM不同處在于它不像3D-MPROM一樣需要在不同存儲元的位置處選擇性地刻蝕3D-M膜，而是在每個存儲元處形成3D-M膜36P。該3D-M膜36P可以含有二極管-反熔絲膜、或其它有源元件。有關EP-3DM的細節可參看中國專利ZL98119572.5、美國專利5,835,396、6,717,222等。對于熟悉本專業的人士來說，雖然本說明書的大部分實施例均以3D-MPROM為例，但其精神可以很容易地推廣到別的3D-M中(如EP-3DM)。
圖7A-圖7C表示幾種3D-M膜的實施例。圖7A中的3D-M膜36含有一p膜36a和一n膜36b。在p膜36a和n膜36b之間還可含有一i膜。該i膜可以是輕微摻雜的。圖7B中的3D-M膜36還含有一底緩沖膜36d和一頂緩沖膜36c。這些緩沖膜36c、36d含有導體材料，如TiW、W、Cu或強摻雜的半導體材料。它們可與p和n膜36a、36b分別同時形成。底緩沖膜36d可以防止低層導體30M上的缺陷對n膜36b產生不良影響；頂緩沖膜36c可在刻蝕第一層間介質33時保護p膜36a。圖7C中的3D-M膜36P還含有一反熔絲膜36e。該3D-M膜36P可用于EP-3DM。對于熟悉本專業的人士，上述3D-M膜的實施例僅代表了極少部分可能的3D-M膜(參見中國專利ZL98119572.5、美國專利5,835,396、6,717,222等)。
圖8表示第二種在3DM-SoC中使用的3D-M/互連線。與圖4相似，該3D-M/互連線與dual damascene工藝匹配且額外工藝成本極低。其與圖4的唯一差別是高層導體40M2在eM區0EM通過一半通道孔38M與3D-M膜36接觸(而不是直接與之接觸)。這里，半通道孔38M只穿越了層間介質33的一部分(其深度小于全通道孔38)，即從高層導體40M2到3D-M膜36的頂端。與之比較，全通道孔38完全穿越了層間介質33，即從高層導體40M2到低層導體30L。
圖9A-圖9C表示該第二種3D-M/互連線的一種生產工藝流程。與圖5A-圖5E類似，在eM區0EM形成多個3D-M柱36(圖9A)。在該實施例中，每個3D-M元處均有一個3D-M柱36。接著，第一和第二層間介質33、35被淀積并平面化。與圖5C不同的是，在該步驟時，eM區0EM內沒有3D-M柱36被暴露。圖9B-圖9C類似圖5D-圖5E，即形成通道孔和溝槽并填充高層導體。3D-M中存儲的數碼信息通過半通道孔38M的存在與否表示。
圖10表示第三種在3DM-SoC中使用的3D-M/互連線。該3D-M/互連線是個自對準柱形3D-M，其細節詳見美國專利6,717,222。自對準柱形3D-M的3D-M膜36成矩形，其一邊長等于低層導體30M的寬度；另一邊長等于高層導體40M2的寬度。
圖11A-圖11D表示該第三種3D-M/互連線的一種生產工藝流程。它包含如下步驟1)依次淀積低層導體(30M、30L)和3D-M膜36。接著在eP區0EP除去3D-M膜36。之后，在eM區0EM連續刻蝕3D-M膜36和低層導體30M。接著淀積并平面化一介質膜133(圖11A)；2)在eM區0EM刻蝕開口36o、在eP區0EP刻蝕開口38o(圖11B)。在該實施例中，這些開口是nF開口。有關nF開口的細節參見序列號為10/230,648、10/230,610的美國專利申請；3)形成低層導體140(圖11C)；4)刻蝕低層導體140。該步驟將刻蝕穿3D-M膜36直到低層導體30M被暴露。
圖12表示第四種在3DM-SoC中使用的3D-M/互連線。該3D-M/互連線是個自對準自然結3D-M，其細節詳見美國專利6,717,222。3D-M膜36b自然形成在高層導體40M2和低層導體30M的交叉處。
圖13A-圖13D表示該第四種3D-M/互連線的一種生產工藝流程。它包含如下步驟1)依次淀積低層導體(30M、30L)和第一3D-M半膜36a。該3D-M半膜36a可能是圖7A中3D-M膜36中的n膜。接著在eP區0EP除去該第一3D-M半膜36a。之后，在eM區0EM連續刻蝕該第一3D-M半膜36a和低層導體30M。接著淀積并平面化一介質膜133，并在eM區0EM形成nF開口36o(圖13A)；2)形成第二3D-M半膜36b，并在eP區0EP除去該第二3D-M半膜36b(圖13B)；3)在eP區0EP刻蝕nF開口38o，并淀積高層導體140(圖13C)；4)刻蝕高層導體140。該步驟類似與圖11D(圖13D)。
圖14A-圖14CB表示一種混合型互連線層及其兩種生產工藝流程。其中，圖14A表示一種混合型互連線層ILx。所謂混合型互連線層ILx，即在同一互連線層的不同區域內使用不同導體。在不同區域內使用不同導體可以滿足這些區域內不同器件(如常規互連線、3D-M元等)的不同需求。對于圖14A中的實施例，eM區0EM內的eM導體30M含有TiSi2等適用于3D-M的導體材料；eP區0EP內的eP導體30L含有Cu等適用于常規互連線的導體材料。
圖14BA-圖14BB表示了該混合型互連線層ILx的一種生產工藝流程。首先形成eP導體30L及其覆蓋介質32t。接著在其兩邊形成spacer膜32s(圖14BA)。之后，淀積eM導體30M(圖14BB)。在刻蝕eM導體30M后，形成所需的混合型互連線層ILx。
圖14CA-圖14CB表示了該混合型互連線層ILx的另一種生產工藝流程。該工藝流程與damascene工藝匹配。首先，在第一介質31內通過damascene形成eP導體30L。接著在整個硅片表面覆蓋一層保護介質32u(圖14CA)。之后，刻蝕穿保護介質32u并在第一介質31內形成溝槽32Mt(圖14CB)。然后在溝槽32Mt內填充eM導體30M并平面化，形成混合型互連線層ILx。
圖15表示一種具有半3D-M層和全3D-M層的3DM-SoC。在該實施例中，除了在eM區0EM的閑置空間中形成3D-M 3DMA，還形成了至少一個全3D-M層3DMB。這里，全3D-M層3DMB是指該3D-M層幾乎能覆蓋整個芯片，如至少一部分eP區0EP和至少一部分eM區0EM。該3D-M層3DMB也含有多個低層地址選擇線50、高層地址選擇線60和3D-M元56。由于全3D-M層的加入，3DM-SoC的功能變得更為強大。
圖16是一種現有技術采用的小基本陣列3D-M的版圖設計。該3D-M芯片00a采用小基本陣列，故含有多個(4×4＝16個)基本陣列03A、03B...。雖然3D-M存儲元本身不占用襯底面積，但其周邊電路(如地址解碼器、讀出電路等)需要占用襯底。這些周邊電路將襯底割裂開來，導致在襯底設計別的電路極大不便。相應地，系統集成較難于實現。
圖17對本發明所定義的3D-M基本陣列作了詳細描述。3D-M基本陣列03K的范圍可通過如下方法得到在3D-M存儲陣列中任選一存儲元(如1aa)，并在x和y方向分別將與其相連的地址選擇線(x方向為88a，y方向為86a)向兩端延伸，直到它們遇到第一個占用襯底的3D-M周邊電路(x方向為98a、98b，y方向為96a、96b)。這樣，3D-M基本陣列03K在x方向的范圍介于周邊電路98a、98b之間，y方向的范圍介于周邊電路96a、96b之間。該3D-M基本陣列的定義保證其所覆蓋的襯底可以不含任何3D-M電路，從而可以將其用作別的用途(如在該處設計與3D-M集成的eP、eM)。注意，圖17的實施例中3D-M基本陣列在x方向的范圍大于地址選擇線88a的長度，在y方向的范圍大于地址選擇線86a的長度(當3D-M采取單端讀出、單端驅動等設計時，這些情形是可能的，參見美國專利6,717,222等)。
當3D-M與eP、eM集成時，其3D-M基本陣列需要大到能覆蓋至少一個具有獨立功能的襯底電路塊(即獨立襯底電路塊，如eP、eM或eM單位陣列)的程度。這樣，這些獨立襯底電路塊不會因為與3D-M的集成而需改變版圖設計。圖18A-圖18C是三種含有大3D-M基本陣列的3DM-SoC的版圖設計。圖18A中的3DM-SoC芯片00b含有一個3D-M基本陣列03X，它能完全覆蓋與3D-M集成的eP區0EP和eM區0EM。圖18B中的3DM-SoC芯片00c含有兩個3D-M基本陣列03Y、03Z，它們能分別覆蓋eP區0EP和eM區0EM。圖18C中的3DM-SoC芯片00d的eM區含有三個eM單位陣列0EM1-0EM3，其3D-M含有四個3D-M基本陣列03Y、03Z1-03Z3。其中，3D-M基本陣列03Y能覆蓋eP區0EP，3D-M基本陣列03Z1-03Z3能分別覆蓋一個eM單位陣列0EM1-0EM3。
最后，我們將討論3DM-SoC的應用。3DM-SoC中的3D-M可以用來存儲各種多媒體資料，如音樂文件(如MP3文件)、影像文件(如MPEG文件)、GPS中的地圖、電子詞典中的文檔/發音/圖像等。它也可以用來存儲被測試芯片的測試矢量。這些可能性是無限的。有關3DM-SoC的應用可參考美國專利6,717,222等。
雖然以上說明書具體描述了本發明的一些實例，熟悉本專業的技術人員應該了解，在不遠離本發明的精神和范圍的前提下，可以對本發明的形式和細節進行改動。因此，除了根據附加的權利要求書的精神，本發明不應受到任何限制。
權利要求
1.一種三維存儲器系統芯片，其特征在于含有一基于襯底晶體管的嵌入式數據處理器(0EP)和一基于襯底晶體管的嵌入式存儲器(0EM)；一半三維存儲層(3DM)，該半三維存儲層堆疊于至少部分所述嵌入式存儲器(0EM)上，且不堆疊于至少部分所述嵌入式數據處理器(0EP)上。
2.根據權利要求1所述的系統芯片，其特征還在于所述半三維存儲層含有電編程三維存儲器(EP-3DM)(36P)和/或非電編程三維存儲器(NEP-3DM)(36)。
3.根據權利要求1所述的系統芯片，其特征還在于至少一部分所述嵌入式存儲器(0EM)使用的互連線(1EM)的層數小于所述嵌入式數據處理器(0EP)；該半三維存儲層(3DM)堆疊于該部分嵌入式存儲器(0EM)上。
4.根據權利要求1所述的系統芯片，其特征還在于所述嵌入式數據處理器(0EP)含有第一和第二導體(30p、40p)；所述半三維存儲層(3DM)含有第一和第二地址選擇線(30m、40m)；所述第一導體(30p)和第一地址選擇線(30m)處于同一互連線層(IL3)，所述第二導體(40p)和第二地址選擇線(40m)處于另一互連線層(IL4)。
5.根據權利要求1所述的系統芯片，其特征在于還含有一全三維存儲層(3DMB)，該全三維存儲層堆疊于至少部分所述嵌入式存儲器(0EM)和至少部分所述嵌入式數據處理器(0EP)上。
6.一種集成電路，其特征在于含有第一互連線層(IL3)和高于并緊鄰于第一互連線層的第二互連線層(IL4)；在該第一和第二互連線層之間具有至少兩種連接方式1)至少一通道孔(38)，該通道孔對所述第一和第二互連線層提供雙向電連接；2)至少一3D-M膜(36)，該3D-M膜為所述第一和第二互連線層提供單向電連接。
7.根據權利要求6所述的集成電路，其特征還在于所述第一或第二互連線層中至少有一層為混合型互連線層(ILx)，該混合型互連線層含有第一和第二導線(30L、30M)，所述第一和第二導線含有不同導體材料。
8.根據權利要求7所述的集成電路，其特征還在于所述第一導線(30L)與一通道孔(38)相接觸；所述第二導線(30M)與一3D-M膜(36)接觸。
9.一種三維存儲器系統芯片，其特征在于含有至少一三維存儲器基本陣列(03X、03Y)；一基于襯底晶體管的嵌入式數據處理器(0EP)；該三維存儲器基本陣列(03X、03Y)在襯底的投影能覆蓋該嵌入式數據處理器(0EP)。
10.一種三維存儲器系統芯片，其特征在于含有至少一三維存儲器基本陣列(03X、03Z)；一基于襯底晶體管的嵌入式存儲器(0EM)，該嵌入式存儲器含有至少一單位陣列(0EM1-0EM3)；該三維存儲器基本陣列(03X、03Z)在襯底的投影能覆蓋至少一個所述單位陣列(0EM1-0EM3)。
全文摘要
本發明提供了一種含有半3D－M層的三維存儲器系統芯片(3DM－SoC)。它充分利用了三維存儲器(3D－M)可堆疊于襯底電路上的特點，將SoC芯片中嵌入式存儲器上的閑置互連線層轉化為3D－M。該轉化過程以極低的額外工藝成本，在基本不增加芯片面積的前提下能極大地增加SoC的存儲容量，提高其性能。本發明還提供了一種具有大3D－M基本陣列的3DM－SoC，它可以避免因3D－M與系統的集成而需要對獨立襯底電路塊的版圖進行改動。
文檔編號H01L27/115GK1770454SQ200410040968
公開日2006年5月10日 申請日期2004年11月5日 優先權日2004年11月5日
發明者張國飆 申請人:張國飆