半導體裝置及其特性的評價方法

專利名稱：半導體裝置及其特性的評價方法
技術領域：
本發明涉及一種除了實際工作元件外還設置有特性評價用元件的半導體裝置及其特性評價方法。
背景技術：
以往，在半導體裝置中，為了達到不對制品進行探針檢測就能簡單檢測出因制造上的特性的分散偏差、過程故障等引起的特性異常，而設置了能測定接觸電阻、晶體管的閾值電壓、I-V特性等的特性檢測用元件。
圖11(a)、(b)、(c)依次分別表示以前的特性評價用元件的評價部電路圖、平面圖和截面圖。
如圖11(a)、(b)所示，評價部包括特性評價用元件即MIS晶體管101、與MIS晶體管101的源區域105連接的源焊盤102、與MIS晶體管101的漏區域106連接的漏焊盤103、以及與MIS晶體管的柵電極107連接的柵焊盤104。
另外，如圖11(c)所示，Si襯底的半導體襯底100上設置了區劃活性區域的溝道元件分離(STI)110和各個雜質擴散區域的源區域105以及漏區域106。而且，MIS晶體管還具有設置在活性區域上的柵絕緣膜108、設置在柵絕緣膜108上的柵電極107、和設置在柵電極107側面的側面壁109。另外還在半導體襯底100上設置了覆蓋柵電極107和側面壁109等的層間絕緣膜111，和貫穿層間絕緣膜111到達源區域105以及漏區域106的插頭112。并且，源焊盤102、漏焊盤103、以及柵焊盤104設置在層間絕緣膜111上，并分別通過插頭112同源區域105、漏區域106以及柵電極107相連接。
但是，由于隨著半導體裝置的細微化，半導體裝置中的MIS晶體管的柵長、寬都在變小，因雜質濃度分布的分散偏差和加工精度的分散偏差等因素引起的MIS晶體管的各種特性的無規則偏差就會更加顯著。
另一方面，考慮到整個半導體集成電路的待機電流和柵的延遲，由于和它們的特性相關的元件(MIS晶體管)數量是一個數百萬的龐大數字，因此無規則的偏差就相抵消了。而且，其結果是半導體集成電路的各種特性的偏差(標準偏差)較小。
因此，如果使用上述以往那種特性評價部進行評價，評價的結果就會得出比半導體集成電路特性的實際偏差更大的分散偏差。也就是說，它就不能代表半導體集成電路主體的特性分布狀況，因此有可能造成對制造條件的過度嚴格管理。
專利文件1特開2000-214228號公報(摘要)。

發明內容
本發明的目的在于通過設置一個能夠使得到的特性偏差更接近半導體整體特性偏差的評價部，力圖提高半導體裝置的評價精度，從而進一步謀求半導體裝置制造管理的簡單化。
本發明的半導體裝置具有實際使用MIS晶體管和評價用MIS晶體管，將多個評價用MIS并列配置，并包括與各個柵電極電連接的柵用共同導體部；同各個源區域電連接的源用共同導體部；以及同各個漏區域電連接的漏用共同導體部。
因此，由于多個評價用MIS晶體管的柵寬度比實際使用MIS晶體管還寬，可以降低特性的偏差，并接近實際使用的半導體裝置的特性偏差。
源用共同導體部以及漏用共同導體部由于各自分別具有不同分支的前端部，因此可以避免電短路。
通過在評價用MIS晶體管的柵電極的兩側進一步設置虛設電極，柵電極的尺寸精度就會提高，因此所評價的特性的偏差會變小，評價的精度也就提高了。
通過在配備了多個評價用MIS晶體管活性區域的側面設置虛設活性區域，由于活性區域從元件分離區域接受的應力在各個活性區域達到了均勻化，因此所評價的特性的偏差會降低，評價的精度就提高了。
優選評價用MIS晶體管實質上和實際使用MIS晶體管具有相同的結構。
優選評價用MIS晶體管根據實際使用MIS晶體管的不同種類，也設置不同的類型。
本發明的半導體裝置的特性評價方法，將晶圓劃分成多個塊，按各塊對評價用MIS晶體管的特性進行評價，按各塊計算出多個評價用MIS晶體管的特性的平均值。
這樣算出的平均值的偏差，由于接近使用實際的半導體裝置時顯現的MIS晶體管特性的偏差值，因此可以達到提高其評價精度的目的。
這時，優選將多個評價用MIS晶體管并列配置，并包括與各個柵電極電連接的控制用共同導體部，與各個源區域電連接的源用共同導體部，以及與各個漏區域電連接的漏用共同導體部。
此外，也可以將評價用MIS晶體管配置在晶圓的劃線區內。


圖1(a)、(b)依次分別表示有關第1實施方式的半導體裝置中評價部的平面圖，以及評價部其中一個評價用MIS晶體管的I-I線截面圖。
圖2(a)、(b)依次分別是評價部的電路圖以及表示評價程序的流程圖。
圖3表示對于評價用MIS晶體管的有效柵寬度(合計柵寬度)，MIS晶體管的閾值電壓Vt以及其偏差3σ的圖例。
圖4(a)、(b)依次分別是有關第2實施方式的半導體裝置評價部的平面圖，以及評價部其中一個評價用MIS晶體管在IV-IV線的截面圖。
圖5(a)、(b)依次分別是有關第3實施方式的半導體裝置中評價部的平面圖，以及評價部其中一個評價用MIS晶體管在V-V線的截面圖。
圖6(a)、(b)依次分別是有關第4實施方式的半導體裝置中評價部的平面圖，以及評價部其中一個評價用MIS晶體管在VI-VI線的截面圖。
圖7(a)、(b)依次分別是有關第5實施方式相關的半導體裝置中評價部的平面圖，以及評價部其中一個評價用MIS晶體管在VII-VII線的截面圖。
圖8(a)、(b)依次分別是有關第6實施方式的半導體裝置的平面圖，以及表示特性評價程序的流程圖。
圖9表示有關第7實施方式的半導體裝置的平面圖。
圖10表示第6、第7實施方式效果的曲線。
圖11(a)、(b)、(c)依次分別表示以前的特性評價用元件的評價部電路圖、平面圖和XI-XI線的截面圖。
圖中10-半導體襯底，11-溝道元件分離，12-源焊盤，13-漏焊盤，14-柵焊盤，15-源區域，16-漏區域，17-柵電極，18-柵絕緣膜，19-側壁，21-層間絕緣膜，22-插頭，Rac-活性區域，Tr-評價用MIS晶體管。
具體實施例方式
(第1實施方式)—評價部的結構—圖1(a)、(b)依次分別表示有關第1實施方式的半導體裝置中評價部的平面圖，以及評價部其中一個評價用MIS晶體管的I-I線截面圖。
如圖1(a)、(b)所示，評價部是通過在被溝道元件分離11包圍的三個活性區域RacA、RacB、RacC上配置特性評價用元件即評價用MIS晶體管TrA、TrB、TrC而構成。并且，在這三個評價用MIS晶體管TrA～TrC上設有共同柵電極17。此外，評價部還具備同這三個評價用MIS晶體管TrA～TrC的各個源區域15共同電連接的源焊盤12(源用共同導體部)，和與這三個評價用MIS晶體管TrA～TrC的各個漏區域16共同電連接的漏焊盤13(漏用共同導體部)，以及與這三個評價用MIS晶體管TrA～TrC上的共同柵電極17電連接的柵焊盤14(柵用共同導體部)。
各個評價用MIS晶體管TrA、TrB、TrC，實質上分別具有和實際使用MIS晶體管相同的結構。圖1(b)表示其中一個評價用MIS晶體管TrB的截面結構。如圖1(b)所示，在Si襯底的半導體襯底10中設置了包圍活性區域RacB的溝道元件分離11(STI)，在活性區域RacB內設置作為各個雜質擴散區域的源區域15以及漏區域16(二者都包括延伸擴散區域(又稱LDD區)和高濃度擴散區域)。評價用MIS晶體管TrB還具備設置在活性區域RacB上的柵絕緣膜18、和設置在柵絕緣膜18上的柵電極17、以及設置在柵電極17側面上的側壁19。并且在半導體襯底10上還設置了覆蓋柵電極17和側壁19的層間絕緣膜21、和貫穿層間絕緣膜21到達源區域15以及漏區域16的插頭22。而且，源焊盤12、漏焊盤13以及柵焊盤14設置在層間絕緣膜15上，并分別通過插頭22同源區域15、漏區域16以及柵電極17電連接。
在本實施方式中，評價用MIS晶體管TrA～TrC的柵長、柵寬、活性區域的面積、源·漏區域的雜質濃度，實質上和實際使用MIS晶體管同樣設計。特別是柵寬為1.2μm，柵長為0.12μm，活性區域的面積在柵寬方向尺寸為1.2μm，在柵長方向尺寸為0.86μm。另外，源·漏區域的雜質濃度在延伸擴散區域為1×1017～1×1020.cm-3，高濃度擴散區域是1×1020～3×1020.cm-3。由于實際使用MIS晶體管有n溝道型MIS晶體管和p溝道型MIS晶體管，因此評價部包括將三個n溝道型MIS晶體管并列配置的評價部和將三個p溝道型MIS晶體管并列配置的評價部。
這樣，一個評價部通過配置多個和實際使用MIS晶體管實質上具有同樣結構的評價用MIS晶體管而構成，源焊盤12、漏焊盤13以及柵焊盤14同各個評價用MIS晶體管TrA～TrC的各個源區域15、漏區域16以及柵電極17共同電連接，這是本實施方式的特征。
在此，在本實施方式以及后邊敘述的各個實施方式中，所謂評價用MIS晶體管的結構實質上和實際使用MIS晶體管的結構相同，是指柵電極、柵絕緣膜、源·漏區域等的結構實質是相同的。決定柵電極結構的因素，有多晶硅的結構、多晶硅側結構、多金屬結構等的材質、尺寸(柵長、柵寬)以及多晶硅中雜質的種類和濃度等。決定柵絕緣膜的結構的因素有厚度和材質等。決定源·漏區域結構的因素有LDD區域和延伸區域的有無、雜質的濃度等。“實質上相同”是指評價半導體裝置時，不存在能夠明確檢測到的半導體裝置的特性的差異的差異。
—使用評價部的評價方法—圖2(a)、(b)依次分別是評價部的電路圖以及表示評價程序的流程圖。
如圖2(a)所示，設置了具有多個(本實施方式中為3個)有效柵寬在3μm以上的評價用MIS晶體管TrA～TrC的評價部。并且在評價部中設置了同3個評價用MIS晶體管TrA～TrC的各個源區域電連接的源焊盤12、漏焊盤13以及柵焊盤14。即將3個評價用MIS晶體管并列安置。并且讓源焊盤12、漏焊盤13以及柵焊盤14接觸附加電壓端子和電流測量端子，來評價I-V特性等電特性。
評價半導體裝置特性時，如圖(b)所示，在步驟ST10中，先對并列配置的多個評價用MIS晶體管的特性進行評價，將其結果保存到存儲器(圖中未表示)。其次，在步驟ST11中，從存儲器中取出步驟ST10的評價結果，計算出多個評價用MIS晶體管特性值的平均值、方差σ，將它作為一個MIS晶體管的特性值保存到存儲器中。并且，將這個MIS晶體管的特性值的平均值、方差用于半導體裝置特性的仿真和半導體裝置的設計，以及用于半導體裝置制造工序的管理等。
使用本實施方式的評價部能得到的半導體裝置的特性有截止漏電流特性，MIS晶體管的閾值電壓、導通電流等特性的分散偏差。
圖3是表示對于評價用MIS晶體管的有效柵寬度(柵合計寬度)，MIS晶體管的閾值電壓Vt以及其偏差3σ的圖例。圖中橫軸表示被并列配置的3個評價用MIS晶體管柵寬度的合計值，縱軸表示相當于閾值電壓Vt的標準偏差3倍的3σ(左側)，以及閾值電壓Vt(右側)。此外，圖中表示從配置了1、3、9個柵寬度為0.26μm的評價用MIS晶體管的評價部里得到的閾值電壓的3σ；表示從配置了1、3、9個柵寬度為1.2μm的評價用MIS晶體管的評價部里得到的閾值電壓的3σ；表示從配置了1、3、5個柵寬度為10.0μm的評價用MIS晶體管的評價部里得到的閾值電壓的3σ。另外×表示從配置了1、3、9個柵寬度為0.26μm的評價用MIS晶體管的評價部里得到的閾值電壓；*表示從配置了1、3、9個柵寬度為1.2μm的評價用MIS晶體管的評價部里得到的閾值電壓；+表示從配置了1、3、5個柵寬度為10.0μm的評價用MIS晶體管的評價部里得到的閾值電壓。
圖3的虛線3σ表示各種樣本的3σ的平均值。通過這個虛線3σ可以理解到以下內容。合計柵寬度在3μm以上的范圍時，3σ顯示為定值，它表示實際使用MIS晶體管的平均偏差。即，作為整個半導體裝置來看，局部的MIS晶體管的特性偏差被抵消，圖3所示在合計柵寬度為3μm以上的區域內3σ的值基本一致。
另一方面，如果合計柵寬度不到3μm，表示閾值電壓的3σ的值會變大。特別是如果柵寬度不到1.0μm，3σ的值接近合計柵寬度為3μm時的3σ值的2倍。因此，像以往的半導體裝置那樣，使用僅配置了一個評價用MIS晶體管的評價部，得到一個實際使用MIS晶體管的特性的偏差，根據這時候的特性值的3σ(標準偏差)進行半導體裝置的設計、制造工序的管理的話，就會導致錯誤地判斷出一個比實際半導體裝置的特性偏差更大的特性偏差。
對此，通過采用圖2所示的本實施方式的評價部對MIS晶體管的特性進行評價，可以進行根據基本上和產品的半導體裝置相等的特性的偏差的正確的特性仿真，設計、制造工序的管理等。
(第2實施方式)圖4(a)、(b)依次分別是有關第2實施方式的半導體裝置評價部的平面圖，以及評價部其中一個評價用MIS晶體管在IV-IV線的截面圖。
如圖4(a)、(b)所示，在本實施方式中，評價部通過在被溝道元件分離11包圍的三個活性區域RacA、RacB、RacC上配置特性評價用元件即評價用MIS晶體管TrA、TrB、TrC而構成。并且，在這三個評價用MIS晶體管TrA～TrC上設有共同柵電極17。此外，評價部還具備與這三個評價用MIS晶體管TrA～TrC的各個源區域15電連接的源焊盤12，和與這三個評價用MIS晶體管TrA～TrC的各個漏區域16電連接的漏焊盤13，以及同這三個評價用MIS晶體管TrA～TrC上的共同柵電極17電連接的柵焊盤14。
在此，在本實施方式中，源焊盤12、漏焊盤13的前端部在向各活性區域RacA～RacC延伸的3個部分12a～12c以及13a～13c是不同的分支，這一點和第1實施方式是不同的。
另外，圖4(b)所示的截面結構，基本上和圖1(b)所示的第1實施方式中一個評價用MIS晶體管TrB的結構是相同的，其說明省略。
此外，本實施方式中評價用MIS晶體管Trb～TrC的結構實質上也和實際使用MIS晶體管的結構是相同設計的。
這樣，一個評價部由配置了和實際使用MIS晶體管實質上具有相同的結構的多個評價用MIS晶體管而構成，源焊盤12、漏焊盤13以及柵焊盤14同各個評價用MIS晶體管TrA～TrC的各個源區域15、漏區域16以及柵電極17共同電連接，這一點和第1實施方式相同。
而且，在本實施方式中也使用圖2所示的那種評價部進行MIS晶體管特性的評價。
因此，通過本實施方式，和第1實施方式一樣，能夠根據與產品的半導體裝置幾乎等同的特性偏差進行正確的特性仿真、設計以及制造工序的管理等。
特別是在本實施方式中，由于源焊盤12、漏焊盤13的前端部在向各活性區域RacA～RacC延伸的3個部分12a～12c以及13a～13c是不同的分支，因此源焊盤12和漏焊盤13接近，相對面的部分的面積就變小。因此，同第1實施方式相比，能夠有效地抑制源焊盤12和漏焊盤13之間的電短路的發生。
(第3實施方式)圖5(a)、(b)依次分別是有關第3實施方式的半導體裝置中評價部的平面圖，以及評價部其中一個評價用MIS晶體管在V-V線的截面圖。
如圖5(a)、(b)所示，在本實施方式中，評價部是通過在被溝道元件分離11包圍的三個活性區域RacA、RacB、RacC上配置特性評價用元件即評價用MIS晶體管TrA、TrB、TrC而構成的。并且，在這三個評價用MIS晶體管TrA～TrC上設有共同柵電極17。此外，評價部還具備與這三個評價用MIS晶體管TrA～TrC的各個源區域15電連接的源焊盤12，和與這三個評價用MIS晶體管TrA～TrC的各個漏區域16電連接的漏焊盤13，以及與這三個評價用MIS晶體管TrA～TrC上的共同柵電極17電連接的柵焊盤14。
在此，在本實施方式中，夾持配置了評價用MIS晶體管TrA～TrC的各活性區域RacA～RacC，設置了2個沒有配置MIS晶體管的虛設活性區域RacD1、RacD2。另外，夾持柵電極17設置了2個實質上和柵電極17平行排列的虛設柵極17D1、17D2。這兩點和第1實施方式是不同的。
此外，圖5所示的截面結構，除了2個虛設柵極17D1、17D2是夾持柵電極17設計的這一點外，和圖1(b)所示的第1實施方式中一個評價用MIS晶體管TrB的結構是相同的，因此和第1實施方式相同部分的說明被省略。
另外，在本實施方式中評價用MIS晶體管Trb～TrC的結構實質上也和實際使用的邏輯用MIS晶體管的結構是相同設計的。
一個評價部由配置了和實際使用MIS晶體管實質上具有相同的結構的多個評價用MIS晶體管而構成，源焊盤12、漏焊盤13以及柵焊盤14同各個評價用MIS晶體管TrA～TrC的各個源區域15、漏區域16以及柵電極17共同電連接，這一點和第1實施方式相同。
而且，在本實施方式中也使用圖2所示那種評價部進行MIS晶體管特性的評價。
因此，通過本實施方式，和第1實施方式一樣，能夠根據和產品的半導體裝置幾乎等同的特性偏差進行正確的特性仿真、設計以及制造工序的管理等。
特別是在本實施方式中，夾持配置了評價用MIS晶體管TrA～TrC的各活性區域RacA～RacC，設置了2個虛設活性區域RacD1、RacD2，因此各活性區域RacA～Rac從包圍各活性區域RacA～RacC的溝道型元件分離接受的應力幾乎是均勻的。因此，能減小各評價用MIS晶體管TrA～TrC的特性偏差，從而更正確地判斷實際使用MIS晶體管的特性。
再有，在本實施方式中，由于夾持評價用MIS晶體管TrA～TrC的共同柵電極17，設置了2個虛設柵極17D1、17D2，3個柵極17、17D1、17D2構成所謂的隔行圖案。因此，可以通過柵電極17的尺寸精度，由此，可以降低隔評價用MIS晶體管TrA～TrC的特性的偏差，從而更正確地判斷實際使用MIS晶體管的特性。
(第4實施方式)圖6(a)、(b)依次分別是有關第4實施方式的半導體裝置中評價部的平面圖，以及評價部其中一個評價用MIS晶體管在VI-VI線的截面圖。
如圖6(a)、(b)所示，在本實施方式中，評價部是通過在被溝道元件分離11包圍的三個活性區域RacA、RacB、RacC上配置特性評價用元件即評價用MIS晶體管TrA、TrB、TrC而構成的。并且，在這三個評價用MIS晶體管TrA～TrC上設有共同柵電極17。此外，評價部還具備與這三個評價用MIS晶體管TrA～TrC的各個源區域15電連接的源焊盤12，和與這三個評價用MIS晶體管TrA～TrC的各個漏區域16電連接的漏焊盤13，以及同這三個評價用MIS晶體管TrA～TrC上的共同柵電極17電連接的柵焊盤14。
在此，在本實施方式中，各活性區域RacA～RacC在柵長度方向的尺寸比配置了實際使用MIS晶體管的活性區域在柵長度方向的尺寸還大，這一點和第1實施方式不同。例如，實際使用MIS晶體管的活性區域在柵長度方向的尺寸為0.86μm，而配置了評價用MIS晶體管TrA～TrC的各活性區域RacA～RacC在柵長度方向的尺寸為10μm(2μm以上)。但是，各活性區域RacA～RacC在柵寬度方向的尺寸和各評價用MIS晶體管TrA～TrC的柵寬度的尺寸相同，因此同配置了實際使用MIS晶體管的活性區域在柵寬度方向的尺寸實質上也相同。
另外，圖6(b)所示的截面結構除了活性區域RacB在柵長度方向的尺寸較大這一點以外，和圖1(b)所示的第1實施方式中一個評價用MIS晶體管TrB的結構是相同的，因此和第1實施方式相同部分的說明被省略。
另外，本實施方式中評價用MIS晶體管Trb～TrC的結構實質上也和實際使用MIS晶體管的結構是相同設計的。
這樣，一個評價部除了源·漏區域在柵長度方向的尺寸外，由配置了和實際使用MIS晶體管實質上具有相同的結構的多個評價用MIS晶體管而構成，源焊盤12、漏焊盤13以及柵焊盤14與各個評價用MIS晶體管TrA～TrC的各個源區域15、漏區域16以及柵電極17共同電連接，這一點和第1實施方式相同。
而且，在本實施方式中也使用圖2所示那種評價部進行MIS晶體管特性的評價。
因此，通過本實施方式，和第1實施方式一樣，能夠根據和產品的半導體裝置幾乎等同的特性偏差進行正確的特性仿真、設計以及制造工序的管理等。
特別是在本實施方式中，由于設有評價用MIS晶體管Trb～TrC的各活性區域RacA～RacC在柵長度方向的尺寸比配置了實際使用MIS晶體管的活性區域在柵長度方向的尺寸還大，各活性區域RacA～Rac從包圍各活性區域RacA～RacC的溝道型元件分離接受的應力就變小。因此，能夠減小各評價用MIS晶體管Trb～TrC的特性偏差，從而更正確地判斷實際使用MIS晶體管的特性。另外，由于它還可以避免因掩模對準偏離而造成的接觸部件和源·漏區域之間接觸電阻的增大，因此能提高判斷的精度。
(第5實施方式)圖7(a)、(b)依次分別是有關第5實施方式的半導體裝置中評價部的平面圖，以及評價部其中一個評價用MIS晶體管在VII-VII線的截面圖。
如圖7(a)、(b)所示，在本實施方式中，評價部是通過在被溝道元件分離11包圍的三個活性區域RacA、RacB、RacC上配置特性評價用元件即評價用MIS晶體管TrA、TrB、TrC而構成的。并且，在這三個評價用MIS晶體管TrA～TrC上設有共同柵電極17。此外，評價部還具備與這三個評價用MIS晶體管TrA～TrC的各個源區域15電連接的源焊盤12，和與這三個評價用MIS晶體管TrA～TrC的各個漏區域16電連接的漏焊盤13，以及與這三個評價用MIS晶體管TrA～TrC上的共同柵電極17電連接的柵焊盤14。
在此，在本實施方式中，完全具備第1～第3實施方式的所有特征。
首先，源焊盤12、漏焊盤13的前端部在向各活性區域RacA～RacC延伸的3個部分12a～12c以及13a～13c是不同的分支。其次，夾持配置了評價用MIS晶體管TrA～TrC的各活性區域RacA～RacC，設置了2個沒有配置MIS晶體管的虛設活性區域RacD1、RacD2。還夾持柵電極17設置了2個實質上和柵電極17平行排列的虛設柵極17D1、17D2。更進一步，各活性區域RacA～RacC在柵長度方向的尺寸比配置了實際使用MIS晶體管的活性區域在柵長度方向的尺寸還大。例如，實際使用MIS晶體管的活性區域在柵長度方向的尺寸為0.86μm，而配置了評價用MIS晶體管TrA～TrC的各活性區域RacA～RacC在柵長度方向的尺寸為10μm(2μm以上)。但是，各活性區域RacA～RacC在柵寬度方向的尺寸和各評價用MIS晶體管TrA～TrC的柵寬度的尺寸相同，因此同配置了實際使用MIS晶體管的活性區域在柵寬度方向的尺寸實質上也相同。
另外，圖7(b)所示的截面結構除了活性區域RacB在柵長度方向的尺寸較大這一點以外，和圖1(b)所示的第1實施方式中一個評價用MIS晶體管TrB的結構是相同的，因此和第1實施方式相同部分的說明被省略。
另外，在本實施方式中評價用MIS晶體管Trb～TrC的結構實質上也和實際使用MIS晶體管的結構是相同設計的。
這樣，一個評價部除了源·漏區域在柵長度方向的尺寸外，由配置了和實際使用MIS晶體管實質上具有相同的結構的多個評價用MIS晶體管而構成，源焊盤12、漏焊盤13以及柵焊盤14與各個評價用MIS晶體管TrA～TrC的各個源區域15、漏區域16以及柵電極17共同電連接，這一點和第1實施方式相同。
而且，在本實施方式中也使用圖2所示的那種評價部進行MIS晶體管特性的評價。
因此，通過本實施方式，和第1實施方式一樣，能夠根據和產品的半導體裝置幾乎等同的特性偏差進行正確的特性仿真、設計以及制造工序的管理等。
另外，本實施方式也和第2實施方式一樣，由于源焊盤12、漏焊盤13的前端部在向各活性區域RacA～RacC延伸的3個部分12a～12c以及13a～13c是不同的分支，因此源焊盤12和漏焊盤13接近，相對面的部分的面積就變小。因此，同第1實施方式相比，能夠有效地抑制源焊盤12和漏焊盤13之間電短路的發生。
另外，在本實施方式中，也和第4實施方式一樣，由于設有評價用MIS晶體管Trb～TrC的各活性區域RacA～RacC在柵長度方向的尺寸比配置了實際使用MIS晶體管的活性區域在柵長度方向的尺寸還大，各活性區域RacA～Rac從包圍各活性區域RacA～RacC的溝道型元件分離接受的應力就變小。因此，能夠減小各評價用MIS晶體管Trb～TrC的特性偏差，更正確地推定實際使用MIS晶體管的特性。另外，由于它還可以避免因掩模對準偏離而造成的接觸部件和源·漏區域之間接觸電阻增大，因此能提高推定的精度。
(第1～第5實施方式的特別記載事項)在第1～第5實施方式中，當實際使用MIS晶體管為多種時，原則上所有種類的評價用MIS晶體管都設有配置了多個實際使用MIS晶體管的評價部。例如，溝道導電型有p溝道型MIS晶體管和n溝道型MIS晶體管兩種。高閾值晶體管和低閾值晶體管的柵絕緣膜厚度不同。存儲器單元晶體管以及存儲器周圍電路使用的晶體管等，其柵長度、柵寬度、源·漏區域的結構和雜質濃度等是不同的。因此，對于這些所有種類都設有配置了多個和實際使用MIS晶體管結構相同的評價用MIS晶體管的評價部。
但是，例如n溝道型MIS晶體管的特性的平均偏差和p溝道型MIS晶體管的特性的平均偏差都能預測的情況下，當根據一種MIS晶體管的數據基本能知道其他種MIS晶體管的特性偏差時，就未必必須設置和可預測的種類相關的評價部。
另外，在第4實施方式(參照圖6)、第5實施方式(參照圖7)中，雖然評價用MIS晶體管的活性區域在柵長度方向的尺寸比實際使用MIS晶體管的活性區域在柵長度方向的尺寸還大，但MIS晶體管特性的檢測能力不變，因此這種情況下也可以說評價用MIS晶體管和實際使用MIS晶體管實質上結構是相同的。
此外，在第1～第5實施方式中，如后文所述，和共同柵焊盤電連接的多個評價用MIS晶體管的柵寬度只要在規定值以上即可。
另外，在第1～第5實施方式中，多個MIS晶體管上不一定必須有共同柵電極，設置一個與在每個MIS晶體管上獨立配置的多個柵電極分別電連接的柵焊盤即可。
特別是在第1、第4實施方式中，評價部沒有必要一定是讓各活性區域互相鄰接。相互分離的各活性區域上配置的評價用MIS晶體管的各柵電極、源區域、漏區域分別通過共同焊盤電連接的話，就能發揮和第1、4
進一步，在第1～第5實施方式中，源焊盤12、漏焊盤13以及柵焊盤14設置在半導體襯底10的正上方的層間絕緣膜21上。但是，一般的半導體裝置具有由多個層間絕緣膜和多個布線層依次層疊而構成的多層布線結構，因此焊盤設置在最上層。為了更便于理解，在每個實施方式中只設置了一層的層間絕緣膜和插頭。
(第6實施方式)圖8(a)、(b)依次分別是有關第6實施方式的半導體裝置的平面圖，以及表示特性評價程序的流程圖。如圖8(a)所示，在晶圓的多個塊Rb1A～Rb1E，設置了多個具有整體評價用MIS晶體管的評價部(和圖11所示的以往的評價部結構相同)。該塊Rb1A設置了包含多個從晶圓分割出來的作為制品的芯片。
并且，評價半導體裝置的特性時，如圖8(b)所示，在步驟ST20中按每個塊Rb1A對單體評價用MIS晶體管進行多個評價，并將其結果保存到存儲器(圖中未顯示)中。然后在步驟ST21中使用存儲器中保存的各MIS晶體管的特性值計算出各個塊Rb1A上多個評價用MIS晶體管的特性平均值，并將計算結果保存到存儲器(圖中未顯示)中。也就是說，利用配有單體評價用MIS晶體管的評價部計算出各個塊Rb1A上多個評價用MIS晶體管的特性平均值，把這個平均值作為一個MIS晶體管的特性值保存到存儲器。
然后在步驟ST22中，從存儲器中取出各個塊Rb1A上多個評價用MIS晶體管的特性平均值，計算出晶圓內MIS晶體管的特性平均值、方差。并且將MIS晶體管的特性平均值、方差用于半導體裝置的仿真、設計以及半導體裝置的制造工序的管理等。
使用本實施方式能得到的半導體的特性，有截止漏電流特性，MIS晶體管的閾值電壓、導通電流等的特性偏差。
依據本實施方式的半導體裝置特性的評價方法，也和第1實施方式一樣，局部MIS晶體管的特性偏差相抵消，因此能夠根據和產品的半導體裝置基本一致的特性偏差，進行正確的特性仿真、設計、制造工序的管理等。
在第6實施方式中，進行評價的時機，可以在將晶圓分割成個別芯片之前進行，也可以在將晶圓分割成個別芯片之后進行。即使在將晶圓分割成個別芯片之后，只要可以特定配置了評價用MIS晶體管的塊，就可以發揮上述效果。
(第7實施方式)圖9是有關第7實施方式的半導體裝置的平面圖。如圖9所示，在將晶圓分割成多個芯片(產品)的劃線(劃線區域)上，分別設置了多個配有單體評價用MIS晶體管的評價部(和圖11所示的以往的評價部結構相同)。這個評價部在晶圓整體上基本均勻分布設置。
而且，在評價半導體裝置的特性時和圖8所示的程序相同。即，將晶圓在幾個區域(例如圖8(a)所示的5處)分組，對每個區域的整體評價用MIS晶體管的特性進行多個評價，其評價結果保存到存儲器(圖中未顯示)中。然后，然后使用存儲器中保存的各MIS晶體管的特性值，按各個塊計算出多個評價用MIS晶體管的特性平均值，并將計算結果保存到存儲器(圖中未顯示)中。也就是說，采用配有單體評價用MIS晶體管的評價部，分組后的各個區域計算出多個評價用MIS晶體管的特性平均值，把該平均值作為一個MIS晶體管的特性值保存到存儲器。
然后從存儲器中取出各區域上多個評價用MIS晶體管的特性平均值，計算出晶圓內MIS晶體管的特性平均值、方差。并且將MIS晶體管的特性平均值、方差用于半導體裝置的仿真、設計以及半導體裝置的制造工序的管理等。
使用本實施方式能得到的半導體的特性有截止漏電流特性，MIS晶體管的閾值電壓、導通電流等的特性偏差。
依靠本實施方式，也和第1實施方式一樣，局部MIS晶體管的特性偏差相抵消，因此能夠根據和產品的半導體裝置基本一致的特性偏差，進行正確的特性仿真、設計、制造工序的管理等。
圖10是表示第6、第7實施方式的效果曲線。圖中橫軸表示組(塊、區域)內評價用MIS晶體管的個數，縱軸表示評價用MIS晶體管的閾值(閾值電壓)的標準偏差。該標準偏差是通過利用各個組計算出的評價用MIS晶體管的平均值，來計算出晶圓整體的評價用MIS晶體管的閾值的平均值而得來的。從圖上可以看出隨著組內的評價用MIS晶體管個數的增加，閾值的標準偏差逐漸減少。即，可以看出利用配有單體的評價用MIS晶體管的評價部直接計算晶圓整體的評價用MIS晶體管的特性平均值、方差(標準偏差)的話，所估計的特性偏差比成為產品的半導體裝置中實際使用MIS晶體管的特性值的偏差更大。因此，通過第6、第7實施方式能夠提高半導體裝置特性評價的可靠性。
權利要求
1.一種半導體裝置，其特征在于，具備半導體襯底；實際使用MIS晶體管，其被配置在所述半導體襯底內的活性區域中；多個評價用MIS晶體管，其被配置在所述半導體襯底內的活性區域中，并分別具有柵電極、源區域以及漏區域，用來代表所述實際使用MIS晶體管的特性；柵用共同導體部，其與所述多個評價用MIS晶體管的各柵電極電連接；源用共同導體部，其與所述多個評價用MIS晶體管的各源區域電連接；和漏用共同導體部，其與所述多個評價用MIS晶體管的各漏區域電連接。
2.根據權利要求1所述的半導體裝置，其特征在于，所述多個評價用MIS晶體管被配置在相互鄰接的多個活性區域內。
3.根據權利要求2所述的半導體裝置，其特征在于，所述多個評價用MIS晶體管的各柵電極是共同化后的一個柵電極。
4.根據權利要求3所述的半導體裝置，其特征在于，具備層間絕緣膜，其介于在所述源用共同導體部以及漏用共同導體部、與所述多個評價用MIS晶體管的各源區域以及各漏區域之間；和插頭，其貫穿各個所述層間絕緣膜，分別連接所述源用共同導體部和所述各源區域之間、以及所述漏用共同導體部和各漏區域之間；所述源用共同導體部以及漏用共同導體部具有分別分支后與所述插頭連接的前端部。
5.根據權利要求3所述的半導體裝置，其特征在于，還具備虛設電極，其不作為柵極作用，被設置在所述評價用MIS晶體管柵電極的兩側，和所述柵電極實質上平行排列。
6.根據權利要求2～5中任一項所述的半導體裝置，其特征在于，配有所述多個評價用MIS晶體管的所述多個活性區域實質上被排成一列，并且在所述多個活性區域中兩端的各個活性區域各側方，分別設有不具備MIS晶體管的虛設活性區域。
7.根據權利要求1～5中任一項所述的半導體裝置，其特征在于，所述多個評價用MIS晶體管實質上和所述實際使用MIS晶體管的結構相同。
8.根據權利要求7所述的半導體裝置，其特征在于，所述實際使用MIS晶體管被分為實質上結構互異的多種實際使用MIS晶體管；所述評價用MIS晶體管被分為實質上和所述多種實際使用MIS晶體管的結構相同的多種評價用MIS晶體管。
9.根據權利要求1～5中任一項所述的半導體裝置，其特征在于，配有所述多個評價用MIS晶體管的活性區域，其在柵長度方向的尺寸比配有所述實際使用MIS晶體管的活性區域還大。
10.根據權利要求6所述的半導體裝置，其特征在于，配有所述多個評價用MIS晶體管的活性區域以及所述虛設活性區域，其在柵長度方向的尺寸比配有所述實際使用MIS晶體管的活性區域還大。
11.一種半導體裝置的特性評價方法，該半導體裝置包括半導體襯底、和配置在所述半導體襯底內的活性區域中的實際使用MIS晶體管，其特征在于，包括步驟(a)，將晶圓劃分為具有多個評價用MIS晶體管的多個塊，按所述各塊評價所述多個評價用MIS晶體管的特性，將其評價結果保存到存儲器中；和步驟(b)，按所述各塊，根據保存到所述存儲器內的在所述步驟(a)中的評價結果，計算出所述多個評價用MIS晶體管特性的平均值，然后將其計算結果保存到存儲器中。
12.根據權利要求11所述的半導體裝置的評價方法，其特征在于，所述晶圓具備與所述多個評價用MIS晶體管的各柵電極電連接的柵用共同導體部、與所述多個評價用MIS晶體管的各源區域電連接的源用共同導體部、和與所述多個評價用MIS晶體管的各漏區域電連接的漏用共同導體部；在所述步驟(b)中，計算出與所述柵用共同導體部、源用共同導體部以及漏用共同導體部連接的多個MIS晶體管特性的平均值。
13.根據權利要求11所述的半導體裝置的評價方法，其特征在于，在所述步驟(a)中將所述多個評價用MIS晶體管配置在晶圓的劃線區內。
全文摘要
本發明提供一種具有能使得到的特性偏差更接近半導體裝置整體的特性偏差的評價部的半導體裝置及其特性評價方法。一個評價部由配置了和實際使用MIS晶體管實質上具有相同的結構的多個評價用MIS晶體管而構成，源焊盤(12)、漏焊盤(13)以及柵焊盤(14)與各個評價用MIS晶體管(TrA～TrC)的各個源區域(15)、漏區域(16)以及柵電極(17)共同電連接。如果一個評價部的有效柵寬度超過某一值，就接近半導體裝置整體的特性偏差，因此使用這樣的評價部能夠提高半導體裝置特性評價的精度。
文檔編號H01L27/088GK1551324SQ20041003698
公開日2004年12月1日 申請日期2004年4月26日 優先權日2003年4月24日
發明者安井孝俊, 宏, 柁谷敦宏 申請人:松下電器產業株式會社