炭化硅半導體器件及其制造方法

            文檔序號:6829598閱讀:182來源:國知局
            專利名稱:炭化硅半導體器件及其制造方法
            技術領域
            本發明涉及一種使用炭化硅半導體襯底的半導體器件,特別涉及被使用在大電流的炭化硅半導體功率器件。
            背景技術
            功率器件為流經大電流的半導體元件,在耐高壓、且低損失方面引人注目。至今為止,以使用硅(Si)半導體的功率器件作為主流,近年來,使用炭化硅(SiC)半導體的功率器件倍受關注,有關它的研究正在進一步地發展。由于炭化硅半導體擁有比硅高一個數量級的絕緣破壞電場,因此即使使PN結和肖脫基結的耗盡層較薄,也能夠維持逆向耐壓。所以,為了能夠使器件厚度較薄、摻雜質濃度較高,炭化硅作為導通電阻低、耐高壓、低損失的功率器件的材料倍受矚目。
            圖9為示出了以往的炭化硅半導體裝置的例子的二重注入型MOSFET的結構剖面圖。如圖9所示,以往的炭化硅半導體裝置,在由低電阻的炭化硅構成的襯底101上,將比襯底101的電阻高的高電阻層102進行外延生長。通過選擇性地對高電阻層102的表面注入離子,形成p型阱區域103,通過對其內部注入離子,形成高濃度的n型源極區域105、及位于被源極區域105包圍的區域的p型的p+接觸區域104。
            在被兩個阱區域103夾著的高電阻層102上,及在該兩個阱區域103內的源極區域105的端部上,形成由熱氧化膜構成的柵極絕緣膜106。在柵極絕緣膜106上形成柵電極109。在p+接觸區域104上及位于其兩端的源極區域105的端部上,設置有與p+接觸區域104歐姆接觸的源電極108。并且,在襯底101背面的整個面上設置有與襯底101歐姆接觸的漏電極107。
            在高電阻層102、p型阱區域103、p+接觸區域104及源極區域105之上沉積層間絕緣膜110。在層間絕緣膜110設置有到達源電極108及柵電極109的接觸孔,在層間絕緣膜110上設置有由厚度2μm的鋁構成,埋入接觸孔的源電極上部布線111及柵電極上部布線112。以上這樣的結構,例如在專利文獻1中被明確指出。
            通常使用鎳和硅化鎳或它們的混合物作為源電極108。這是因為鎳和硅化鎳具有與n型炭化硅較易歐姆接觸的特性。作為該結構的例子,在非專利文獻1中明確指出通過使用鎳作為n型的炭化硅半導體的源電極或漏電極,在氬和氮等惰性氣體環境中,進行900℃以上的熱處理,來獲得歐姆特性的方法。并且,通常使用厚度為1μm左右的氧化硅膜作為層間絕緣膜110。是因為氧化硅的絕緣破壞電壓高,且能夠容易地通過CVD等制膜。
            但是,在前述結構的半導體裝置中,在沉積層間絕緣膜110時,由于構成源電極108的鎳與為層間絕緣膜110的氧化硅的貼緊性不好,產生源電極上的氧化硅脫落的不良現象。針對這種不良現象,例如在專利文獻2,在進行為了給鎳和氧化硅形成抗蝕掩模,且在層間絕緣膜形成接觸孔的蝕刻工序中,進行過蝕刻,來形成其寬度比抗蝕掩模的開口寬度更大的接觸孔。然后,通過使用同一個抗蝕掩模在接觸孔埋入鎳,來在接觸孔的側壁與鎳膜之間設置縫隙。
            并且,在專利文獻3中明確指出通過在氧化硅與鎳布線之間設置勢壘金屬,來防止鎳布線脫落的方法。
            《專利文獻1》特開平11-297712號公報《專利文獻2》特開2002-093742號公報《專利文獻3》特開平10-125620號公報《非專利文獻1》大野俊之、〔SiC的元件形成工藝技術的現狀〕、電子情報通信學會論文志、電子情報通信學會、1988年1月、第J81-C-II卷、第1號、p.128-133但是,使用在接觸孔與源電極之間設置縫隙的方法會產生水分較易被該縫隙吸收、且降低機械強度的不良現象。而且,使用設置勢壘金屬的方法,為了在鎳電極與襯底之間形成歐姆結,在形成層間絕緣膜后進行1000℃左右的熱處理,使在接觸孔內與層間絕緣膜接觸的鎳和層間絕緣膜產生反應,也會產生損壞可靠性的不良現象。

            發明內容
            本發明的目的在于通過研究防止產生不良現象,提高電極與層間絕緣膜之間的貼緊性的方法,來提供一種可靠性高的半導體器件。
            本發明的炭化硅半導體器件包括由炭化硅構成的半導體層;設置在前述半導體層上的電極;設置在前述電極上的層間絕緣膜;及貫穿前述層間絕緣膜、且到達前述電極的布線。前述電極具備與前述半導體層接觸的第1電極部;及介于前述第1電極部與前述層間絕緣膜之間的第2電極部。這里,最好第2電極部由與層間絕緣膜的貼緊性比第1電極部好的材料構成。
            這樣一來,由于能夠使第2電極部與層間絕緣膜接觸,因此即使第1電極部和層間絕緣膜的貼緊性較差時,也能夠使層間絕緣膜難以脫落,難以產生破損。并且,在該結構中,由于在電極與層間絕緣膜之間不產生縫隙,因此不會產生水分被該縫隙吸收、降低機械強度的不良現象。
            這里,最好前述第2電極部覆蓋著前述第1電極部的上面及側面,此時,由于層間絕緣膜與第1電極部完全不接觸,因此能夠更進一步地提高貼緊性。
            前述第1電極部也可以與前述半導體層歐姆接觸。
            前述第1電極部也可以包含Ni(鎳)。在這些情況下,由于能夠形成與由炭化硅構成的半導體層較好的歐姆接觸,因此能夠實現較低的接觸電阻。
            前述第2電極部最好包含Al(鋁)、Ti(鈦)及Cr(鉻)中的至少一種,前述層間絕緣膜最好由氧化硅構成。此時,由于Al(鋁)、Ti(鈦)及Cr(鉻)與氧化硅的貼緊性好,因此能夠得到很好的效果。
            也可以在前述半導體層的上方設置柵電極。
            前述第2電極部也可以由與前述柵電極一樣的材料構成,此時,不用增加制造工序,就能夠得到本發明的結構。
            本發明的炭化硅半導體器件也可以是二重注入型MOSFET。在此時的具體結構中,前述半導體層為含有第1導電型雜質的高電阻層,該炭化硅半導體器件還包括設置在前述半導體層的下面,且第1導電型雜質濃度比前述半導體層高的半導體襯底;設置在前述高電阻層中的上部,含有第2導電型雜質的多個阱區域;設置在前述阱區域中的上部的第2導電型的接觸區域;設置在前述多個阱區域上部中的前述接觸區域的兩側的第1導電型的源極區域;設置在位于前述高電阻層中的前述多個阱區域之間的區域上方的柵極絕緣膜;及設置在前述半導體襯底下面的漏電極。前述電極為設置在前述接觸區域上及前述源極區域的一部分上的源電極,前述柵電極設置在前述柵極絕緣膜上。
            二重注入型MOSFET為累積型時,在前述高電阻層中的上部,還設置有累積溝道層,前述柵極絕緣膜設置在前述累積溝道層上。
            并且,本發明的炭化硅半導體器件也可以是溝渠型MOSFET。在此時的具體結構中,前述半導體層為含有第2導電型雜質的底層,該炭化硅半導體器件還包括設置在前述半導體層的下面、含有第1導電型雜質的漂移層;設置在前述漂移層下面的半導體襯底;貫穿前述底層到達前述漂移層的溝渠;設置在前述溝渠側面的柵極絕緣膜;設置在前述底層中的上部的第2導電型的接觸區域;設置在前述底層上部中的前述接觸區域兩側的源極區域;及設置在前述半導體襯底下面的漏電極。前述電極為設置在前述接觸區域上及前述源極區域的一部分上的源電極,前述柵電極設置在前述柵極絕緣膜上。
            并且,本發明的炭化硅半導體器件也可以是橫型MOSFET。在此時的具體結構中,前述半導體層為含有第2導電型雜質的底層,該炭化硅半導體器件還包括設置在前述底層下面的半導體襯底;設置在前述底層的上部、相互分離的第1導電型的源極區域及漏極區域;及設置在位于前述底層中的前述源極區域與前述漏極區域之間的區域上的柵極絕緣膜。前述電極為設置在前述源極區域上的源電極、或者設置在前述漏極區域上的漏電極,前述柵電極設置在前述柵極絕緣膜上。
            并且,本發明的炭化硅半導體器件也可以是MESFET。在此時的具體結構中,前述半導體層為含有第1導電型雜質的漂移層,該炭化硅半導體器件還包括設置在前述漂移層下面的半導體襯底;設置在前述漂移層的上部相互分離的第1導電型的源極區域及漏極區域。前述電極為設置在前述源極區域上的源電極、或者設置在前述漏極區域上的漏電極,前述柵電極設置在位于前述漂移層中的前述源極區域及前述漏極區域之間的區域上。
            并且,本發明的炭化硅半導體器件也可以是靜電誘導型晶體管。在此時的具體結構中,前述半導體層為含有第1導電型雜質、且擁有臺子的漂移層,該炭化硅半導體器件還包括設置在前述漂移層下面的半導體襯底;及設置在前述漂移層中的前述臺子的上部的第1導電型的源極區域。前述電極為設置在前述漂移層中的前述臺子的上面、與前述源極區域相互接觸的源電極,前述柵電極設置在前述漂移層中的前述臺子的側面上及位于前述臺子的兩側的部分。
            前述炭化硅半導體器件也可以是JFET。在此時的具體結構中,前述半導體層為含有第1導電型雜質的漂移層,該炭化硅半導體器件還包括設置在前述漂移層下面的半導體襯底;設置在前述漂移層上部中的一部分上的第1導電型的源極區域;及設置在前述漂移層上部中的前述源極區域的兩側、與前述源極區域相互分離的第2導電型的柵極區域。前述電極為設置在前述源極區域上的源電極,前述柵電極設置在前述柵極區域上。
            本發明的炭化硅半導體器件的制造方法為具備這樣一種元件的炭化硅半導體器件的制造方法,該元件擁有由炭化硅構成的半導體層、及設置在前述半導體層上的電極,該制造方法包括在前述半導體層上,形成成為前述電極的一部分的第1電極部的工序(a);在前述工序(a)之后,形成至少覆蓋前述第1電極部中的一部分、成為前述電極的一部分的第2電極部的工序(b);在前述工序(b)之后,在前述半導體層上,形成覆蓋前述電極的層間絕緣膜的工序(c);在前述工序(c)之后,形成貫穿前述層間絕緣膜、到達前述電極的孔的工序(d);及在前述工序(d)之后,通過用導電體埋入前述孔,形成布線的工序(e)。
            這樣一來,由于能夠使第2電極部與層間絕緣膜相互接觸,因此使用該制造方法獲得的半導體器件,即使由第1電極部與層間絕緣膜的貼緊性不好的材料構成,層間絕緣膜也難以脫落,難以產生破損。并且,使用該制造方法獲得的半導體器件,由于在電極與層間絕緣膜之間不產生縫隙,因此不會產生水分被該縫隙吸收,降低機械強度的不良現象。并且,為了使第1電極部與半導體層歐姆接觸,有必要在形成第1電極部后,進行高溫下的熱處理。至今為止,有在形成層間絕緣膜后形成電極進行熱處理的時候,此時,會產生在熱處理時電極與層間絕緣膜反應的不良現象。但是,由于本發明能夠在形成層間絕緣膜的工序(c)之前預先結束前述熱處理,因此能夠回避這種不良現象。
            在前述工序(b)中,在形成至少覆蓋前述第1電極部中的一部分、在前述半導體層的上方延伸的導體膜后,通過將前述導體膜進行圖案化,能夠同時形成前述第2電極部和柵電極。通過這樣的方法形成第2電極部,與以往相比,能夠不增加工序數,就獲得本發明的半導體器件。
            在前述工序(b)中,最好形成完全覆蓋前述第1電極部的上面及側面的前述第2電極部,此時,由于第1電極部與層間絕緣膜不接觸,因此能夠更進一步地提高貼緊性。并且,由于在層間絕緣膜形成孔時,第1電極部的上面被第2電極部覆蓋,因此能夠防止第1電極部被除去。
            前述第1電極部也可以含有鎳。在這些情況下,由于能夠形成與由炭化硅構成的半導體層較好的歐姆接觸,因此能夠實現較低的接觸電阻。
            最好前述第2電極部至少包含Al(鋁)、,Ti(鈦)及Cr(鉻)中的一種,最好前述層間絕緣膜由氧化硅構成。此時,由于Al(鋁)、Ti(鈦)及Cr(鉻)與氧化硅的貼緊性較好,因此能夠獲得較好的效果。
            前述元件也可以是二重注入型MOSFET、溝渠型MOSFET、橫型MOSFET、MESFET、靜電誘導型晶體管、或JFET。
            (發明的效果)由于根據本發明,能夠使炭化硅層與電極之間保持較低的接觸電阻,同時,能夠提高電極與層間絕緣膜之間的貼緊性,因此能夠提供可靠性高的炭化硅半導體器件。
            附圖的簡單說明

            圖1為示出了本發明的第1實施例所涉及的反轉型的二重注入型MOSFET的結構的剖面圖。
            圖2(a)~圖2(i)為示出了在本發明的第1實施例中的半導體器件的制造工序的剖面圖。
            圖3為示出了本發明的第2實施例所涉及的累積型的二重注入MOSFET的結構的剖面圖。
            圖4為示出了本發明的第3實施例所涉及的溝渠MOSFET的結構的剖面圖。
            圖5為示出了本發明的第4實施例所涉及的橫型MOSFET的結構的剖面圖。
            圖6為示出了本發明的第5實施例所涉及的MESFET的結構的剖面圖。
            圖7為示出了本發明的第6實施例所涉及的靜電誘導型晶體管的結構的剖面圖。
            圖8為示出了本發明的第7實施例所涉及的JFET的結構的剖面圖。
            圖9為示出了是以往的炭化硅半導體器件的例子的二重注入型MOSFET的結構的剖面圖。
            符號的說明1-炭化硅襯底;2-高電阻層;3-阱區域;4-接觸區域;5-源極區域;6-柵極絕緣膜;7-漏電極;8-第1源電極;9-第2源電極;10-柵電極;11-層間絕緣膜;12-接觸孔;13-源電極上部布線;14-柵電極上部布線;15-累積溝渠層;15-累積型溝渠層;16-鋁膜;17-抗蝕圖案;21-襯底;22-漂移層;23-底層;24-源極區域;25-接觸區域;26-柵極絕緣膜;27-柵電極;28-漏電極;29-第1電極;30-第2電極;31-層間絕緣膜;32-上部布線;33-接觸孔;34-半導體層;35-溝渠;41-襯底;42-p型底層;43-漂移層;44-源極區域;45-漏極區域;46-柵極絕緣膜;47-柵電極;48-第1電極;49-第2電極;50-第1電極;51-第2電極;52-層間絕緣膜;53-源電極墊片;54-漏電極墊片;55-柵電極墊片;56a、56b、56c-接觸孔;57-底電極;61-襯底;62-漂移層;63-源極區域;64-漏極區域;65、67-第1電極;66、68、70-第2電極;69-柵電極;71-層間絕緣膜;72-源電極墊片;73-漏電極墊片;74-柵電極墊片;75a-接觸孔;78a-接觸孔;79-柵電極墊片;
            80-漏電極;81-襯底;82-漂移層;83-源極區域;84-第1源電極;85-第2源電極;86-柵電極;87-臺子;88-層間絕緣膜;89-源電極墊片;90-漏電極;91-襯底;92-漂移層;93-源極區域;94-柵區域;95-第1電極;96-第2電極;97-柵電極;98-層間絕緣膜;99a-源電極墊片;99b-柵電極墊片;100a-接觸孔;具體實施方式
            (第1實施例)以下,參照附圖,對為本發明所涉及的炭化硅半導體器件的一例的二重注入型MOSFET進行詳細說明。圖1為示出了本發明的第1實施例所涉及的反轉型的二重注入型MOSFET的結構的剖面圖。
            如圖1所示,在本實施例的二重注入型MOSFET中,在n型摻雜質濃度為1×1018cm-3以上的低電阻的炭化硅襯底1上,層積n型摻雜質濃度為1×1015cm-3~1×1016cm-3的高電阻層2。在高電阻層2的表面一層設置有例如p型摻雜質濃度為1×1016cm-3到1×1017cm-3的阱區域3,在阱區域3的內部,設置有p型摻雜質濃度為1×1018cm-3以上的p+接觸區域4、及n型摻雜質濃度為1×1019cm-3左右的源極區域5。
            在p+接觸區域4和位于p+接觸區域4的兩側的源極區域5的一部分上,設置有與p+接觸區域4及源極區域5歐姆接觸、且由鎳和硅化鎳構成的第1源電極8。并且,層積由鋁構成的第2源電極9,使其覆蓋第1源電極8的側面及上面。這里,第2源電極9也可以不完全地覆蓋第1源電極8的上面。也就是說,只要介于第1源電極8和層間絕緣膜11之間,使其不直接接觸就行。
            與層間絕緣膜11的貼緊性較好的金屬被選為第2源電極9的材料。當前述的層間絕緣膜11為氧化硅時,最好使用鋁、鈦或鉻作為第2源電極9。即使是這以外的材料,如果與層間絕緣膜11的貼緊性比第1源電極8好的話,也能夠獲得本發明的效果。
            在炭化硅襯底1背面的整個面上,設置有與炭化硅襯底1歐姆接觸的由鎳構成的漏電極7。
            在被兩個阱區域3夾著的高電阻層2上、及在該兩個阱區域3中的源極區域5的端部上設置有柵極絕緣膜6。并且,在柵極絕緣膜6上設置有由鋁構成的柵電極10。
            在高電阻層2、阱區域3、源極區域5及p+接觸區域4上沉積層間絕緣膜11。在層間絕緣膜11上設置有到達第2源電極9及柵電極10的接觸孔12。并且,在層間絕緣膜11上設置有埋入接觸孔12的、厚度為2μm的由鋁構成的源電極上部布線13及柵電極上部布線14。
            在圖1所示的半導體器件中,電流從源電極上部布線13經過第2源電極9及第1源電極8流入源極區域5,通過在柵電極10下形成的溝渠,經過高電阻層2及炭化硅襯底1流入漏電極7。
            其次,一邊參照圖2(a)~圖2(i),一邊對圖1所示的炭化硅半導體器件的制造方法加以說明。圖2(a)~圖2(i)為示出了在本發明的第1實施例中的半導體器件的制造工序的剖面圖。
            首先,在圖2(a)所示的工序中,擁有從(0001)面向<11-20>方向傾斜8度的主面,備有n型摻雜質濃度為1×1018cm-3~5×1019cm-3的炭化硅襯底1,在該襯底上使n型高電阻層2只外延生長10μm以上的厚度。
            其次,例如,通過用硅烷(SiH4)和丙烷(C3H8)作為原料氣體,用氫(H2)作為載流子氣體,用氮(N2)氣作為雜質氣體,進行熱CVD,使摻雜質濃度比炭化硅襯底1低的高電阻層2外延生長。例如,如果制造600V耐壓的MOSFET,則最好高電阻層2的摻雜質濃度為1×1015cm-3~1×1016cm-3,厚度為10μm以上。
            其次,在圖2(b)所示的工序,通過CVD法,在高電阻層2上,沉積厚度為3μm的由氧化硅膜構成的注入屏蔽(無圖示),且通過光刻及干刻,形成開口(無圖示)。然后,為了降低注入的缺陷,通過將襯底保持在500℃以上的高溫中,從注入屏蔽(無圖示)上進行鋁或硼的離子注入,在高電阻層2的上部形成p型的阱區域3。阱區域3的摻雜質濃度通常為從1×1015cm-3左右到1×1017cm-3的范圍,其深度為不會使漏極側的溝渠厚度變薄的1μm左右。然后,通過氟酸除去注入屏蔽。
            接著,通過在襯底上形成擁有露出阱區域3的表面一層的一部分的開口的屏蔽(無圖示),注入p型離子,來形成厚度為300nm、摻雜質濃度為1×1018cm-3以上的p+接觸區域4。通過使該p+接觸區域4的雜質濃度比阱區域3的雜質濃度高,來使p+接觸區域4與其后形成的電極較易歐姆接觸。其次,在氬等惰性氣體中,在1700℃左右的溫度下,進行30分鐘的活性化退火處理。
            其次,在圖2(c)所示的工序中,在襯底上,沉積厚度為1μm的、由氧化硅膜構成的注入屏蔽(無圖示),通過光刻及干刻,在位于阱區域3中的p+接觸區域4周圍的部分上形成開口(無圖示)。并且,為了降低注入缺陷,通過在將襯底溫度保持在500℃以上的高溫的狀態下,進行氮或磷的離子注入,來形成深度為300nm、摻雜質濃度為1×1019cm-3的源極區域5。然后,通過氟酸除去注入屏蔽,在氬等惰性環境中,在1700℃左右的溫度下,進行30分鐘的活性化退火處理。
            其次,在圖2(d)所示的工序中,將襯底保持在石英管內,且在將石英管內保持在1100℃溫度的狀態下,以2.5SLM(l/s)的流量導入氣態的氧,進行3小時的熱氧化。這樣一來,使高電阻層2的表面上生長厚度為大約40nm的氧化硅膜作為柵極絕緣膜6。
            其次,在圖2(e)所示的工序中,在襯底的背面上蒸鍍厚度為200nm的由鎳構成的漏電極7。并且,通過利用光刻及氟酸蝕刻除去柵極絕緣膜6中的一部分,來使p+接觸區域4及源極區域5的表面一部分露出。然后,形成與p+接觸區域4及源極區域5的一部分的兩邊接觸的、由鎳構成的第1源電極8。
            然后,為了獲得第1源電極8及漏電極7的歐姆性,在氮等惰性氣體環境中,在1000℃左右的溫度下,進行2分鐘的熱處理。通過該熱處理,鎳與炭化硅產生反應,使鎳的一部分或全部成為硅化鎳。
            其次,在圖2(f)所示的工序中,在襯底上蒸鍍覆蓋柵極絕緣膜6及第1源電極8的厚度為200nm的鋁膜16。然后,在鋁膜16上,通過進行一般的光刻,形成覆蓋柵極絕緣膜6及第1源電極8上的抗蝕圖案17。
            這里,若考慮形成第2源電極9的光刻的位置精度的話,最好第2源電極9在制作上至少比第1源電極8寬1μm以上。這樣一來,即使位置偏了1μm,也能夠用第2源電極9覆蓋第1源電極8的上面及側面。
            其次,在圖2(g)所示的工序中,通過使用氯系氣體的RIE將鋁膜16(圖2(f)所示)圖案化。這樣一來,在柵極絕緣膜6上形成柵電極10,同時,形成完全地覆蓋由與柵電極10具有相同材料的鋁構成的第1源電極8的上面及側面的第2源電極9。
            其次,在圖2(h)所示的工序中,在襯底上形成覆蓋第2源電極9及柵電極10的、厚度為1μm的由氧化硅膜構成的層間絕緣膜11。然后,通過進行使用CF4和CHF3等氟化炭素系氣體的RIE,對層間絕緣膜11形成到達第2源電極9及柵電極10的接觸孔12。此時,為第2源電極9及柵電極10的材料的鋁起著蝕刻停止的作用。
            其次,在圖2(i)所示的工序中,通過進行濺射法等,在層間絕緣膜11上形成厚度為2μm的鋁膜(無圖示)。然后,通過進行通常的濕蝕刻,將鋁膜圖案化,形成埋入接觸孔12的、在層間絕緣膜11上延伸的上部布線(源電極上部布線13及柵電極上部布線14)。源電極上部布線13連接在多個元件的源電極(無圖示),柵電極上部布線14連接在多個元件的柵電極(無圖示)。
            本實施例通過用鎳形成第1源電極8,能夠使其與源極區域5的接觸電阻為1×10-5Ω·cm2以下。同時,通過使第2源電極9介于第1源電極8和層間絕緣膜11之間,能夠使貼緊性差的第1源電極8的鎳和層間絕緣膜11的氧化硅膜不接觸。并且,由于構成第2源電極9的鋁、鈦或鉻與氧化硅膜的貼緊性好,因此能夠使其難以從層間絕緣膜11脫落,也能夠使其難以產生破損。并且,由于該結構在第2源電極9和層間絕緣膜11之間不產生縫隙,因此不會產生水分被該縫隙吸收,降低機械強度的不良現象。
            并且,為了使第1源電極8與源極區域5歐姆接觸,有必要在形成第1源電極8后進行高溫下的熱處理。以往,有在形成層間絕緣膜后形成源電極進行熱處理的時候,此時,在熱處理時會產生源電極的鎳與層間絕緣膜和柵極絕緣膜產生反應的不良現象。但是,由于本發明在形成層間絕緣膜11的工序之前預先結束前述的熱處理,因此能夠回避這種不良現象。
            并且,由于能夠在與柵電極10的同一個工序中形成第2源電極9,因此與以往相比不需增加工序數和制造成本。
            并且,在將鋁膜16圖案化形成第2源電極9時,成為第2源電極9的區域上被抗蝕圖案覆蓋。因此,第2源電極9的表面不會因蝕刻劑被腐蝕污染。
            并且,由于對層間絕緣膜11形成接觸孔12時,第1源電極8的上面被第2源電極9覆蓋,因此能夠防止第1源電極8被除去。
            另外,本實施例采用了鋁作為柵電極10的材料,也可以在本發明中使用其它的金屬材料。具體地說,最好是氟化炭素系氣體的RIE的蝕刻率小,且為與氧化硅膜的貼緊性較好的金屬,例如也可以是銅。一般地說,由于銅難以進行RIE的蝕刻,因此例如可以使用以三氯化鐵水溶液等作為蝕刻劑的濕蝕刻來形成柵電極10。
            并且,本實施例示出了n溝道MOSFET的例子,本發明也能夠適用于在p型炭化硅襯底上,使p型高電阻層外延生長形成n型阱區域的p溝道MOSFET。此時也能夠獲得同樣的效果。
            (第2實施例)前述第1實施例以反轉型二重注入MOSFET為例加以了說明,本實施例以累積型二重注入MOSFET為例進行說明。圖3為示出了本發明的第2實施例所涉及的累積型二重注入MOSFET的結構的剖面圖。
            本實施例與第1實施例的不同之處在于在柵極絕緣膜6和高電阻層2、及阱區域3之間設置累積溝道層15。由于炭素殘留在炭化硅半導體的熱氧化膜上,因此在柵極絕緣膜6與由炭化硅構成的高電阻層2的界面上存在很多缺陷,溝道移動度較低。但是,在為累積型MOSFET時,由于在距界面的距離比反轉型MOSFET遠的區域使電流流過,因此提高了溝道移動度。以下進行詳細說明。
            如圖3所示,在本實施例的二重注入型MOSFET中,在n型摻雜質濃度為1×1018cm-3以上的低電阻的炭化硅襯底1上,層積n型摻雜質濃度為1×1015cm-3~1×1016cm-3的高電阻層2。在高電阻層2的表面一層設置有n型摻雜質濃度為1×1016cm-3~5×1017cm-3、深度為0.2μm左右的累積溝道層15。這種累積溝道層15使用與高電阻層2相同的熱CVD等方法,形成在含有阱區域3的高電阻層2的表面一層的整個面上。
            并且,在高電阻層2的表面一層的一部分上設置有例如p型摻雜質濃度為1×1016cm-3~1×1018cm-3的阱區域3,在阱區域3的內部設置有p型摻雜質濃度為1×1018cm-3以上的源極區域5、及位于被源極區域5包圍的區域且p型摻雜質濃度為1×1019cm-3左右的p+接觸區域4。
            在p+接觸區域4和位于p+接觸區域4的兩側的源極區域5的一部分上,設置有與p+接觸區域4及源極區域5歐姆接觸、且由鎳或硅化鎳構成的第1源電極8。并且,層積由鋁構成的第2源電極9,使其覆蓋第1源電極8的側面及上面。這里,第2源電極9也可以不完全地覆蓋第1源電極8的上面。也就是說,只要介于第1源電極8和層間絕緣膜11之間,使其不直接接觸就行。
            與層間絕緣膜11的貼緊性較好的金屬被選為第2源電極9的材料。當前述層間絕緣膜11為氧化硅時,最好使用鋁、鈦或鉻作為第2源電極9。即使是這以外的材料,如果與層間絕緣膜11的貼緊性比第1源電極8好的話,也能夠獲得本發明的效果。
            在炭化硅襯底1背面的整個面上,設置有與炭化硅襯底1歐姆接觸的由鎳構成的漏電極7。
            在被兩個阱區域3夾著的累積溝道層15上、及在該兩個阱區域3的一部分上設置有柵極絕緣膜6。并且,在柵極絕緣膜6上設置有由鋁構成的柵電極10。
            在累積型溝道層15及阱區域3上沉積層間絕緣膜11。在層間絕緣膜11設置有到達第2源電極9及柵電極10的接觸孔12。并且,在層間絕緣膜11上設置有埋入接觸孔12的、厚度為2μm的由鋁構成的源電極上部布線13以及柵電極上部布線14。源電極上部布線13連接在多個元件的源電極(無圖示),柵電極上部布線14連接在多個元件的柵電極(無圖示)。
            在圖3所示的半導體器件中,電流從源電極上部布線13通過第2源電極9及第1源電極8流入源極區域5,經過柵電極10下的累積型溝道層15,通過高電阻層2及炭化硅襯底1流入漏電極7。
            由于本實施例加上與第1實施例所獲得的相同的效果,能夠更進一步地提高溝道移動度,因此能夠更進一步地降低導通電阻。
            另外,在前述說明中,以均勻地分布n型的雜質的方法作為累積溝道層15的例子加以了說明,本實施例也可以使用層積極薄且高濃度的摻雜質層和不摻雜質層的方法來代替它。其具體結構如下,具備厚度為10nm且摻雜質濃度為5×1017cm-3~5×1018cm-3的摻雜質層、及厚度為40nm左右且不刻意進行摻雜質的不摻雜質層。若使用這種層積作為溝道層,由于由摻雜質層提供的載流子經過結晶性較高的不摻雜質層,因此在提高移動度方面更具有效果。
            并且,雖然本實施例示出了n溝道MOSFET的例子,但本發明也能夠適用于在p型炭化硅襯底上使p型高電阻層外延生長、形成n型阱區域的p溝道MOSFET,此時也能夠獲得同樣的效果。
            (第3實施例)本實施例對溝渠型MOSFET加以說明。圖4為示出了本發明的第3實施例所涉及的溝渠型MOSFET的結構的剖面圖。
            如圖4所示,本實施例的溝渠型MOSFET擁有從(0001)面傾斜8度的主面,設置有半導體層34,該半導體層34具備在由低電阻的n型4H-SiC構成的襯底21上有由n型SiC構成的漂移層22、及由p型SiC構成的底層23。例如,在600V耐壓的MOSFET的情況下,使漂移層22的載流子濃度為1×1015cm-3~1×1016cm-3、厚度為6μm~20μm。并且,使底層23的載流子濃度為5×1015cm-3~1×1016cm-3、厚度為2μm~5μm。
            在半導體層34的一部分上設置有貫穿底層23、且到達漂移層22的溝渠35,在溝渠35的底面及側壁上,形成由熱氧化膜構成的厚度為40nm左右的柵極絕緣膜26。并且,形成埋入在溝渠35的表面所形成的柵極絕緣膜26的內部、由低電阻的多晶硅和金屬構成的柵極電極27。
            并且,在位于兩個溝渠35之間的各個底層23的中央部,設置有含有濃度為1×1019cm-3以上的p型雜質、且深度為0.3μm的接觸區域25。并且,在接觸區域25的兩側設置有與溝渠35內的柵極絕緣膜26接觸、含有濃度為1×1018cm-3~1×1020cm-3的N型雜質、深度為0.3μm的源區域24。
            在接觸區域25上及位于其兩側的源極區域24上設置有厚度為100nm的由鎳構成的第1電極29。這里,通過在沉積第1電極29后,在1000℃左右的溫度下進行RTA,能夠使第1電極29與源極區域24歐姆接觸。并且,通過增加接觸區域25中含有的p型雜質的濃度,能夠使第1電極29的鎳與接觸區域25歐姆接觸。
            并且,在從第1電極29上的端部到側面上設置有厚度為150nm的由鋁構成的第2電極30。這里,最好第2電極30介于第1電極29與層間絕緣膜31之間,使第1電極29和位于其上方的層間絕緣膜31不直接接觸。當然,如第1及第2實施例所述,即使在本實施例的半導體器件中,第2電極30也可以覆蓋第1電極29的整個上面。
            與層間絕緣膜31的貼緊性較好的金屬被選為第2電極30的材料。當前述層間絕緣膜31為氧化硅時,最好使用鋁、鈦或鉻作為第2電極30。即使是這以外的材料,若是與層間絕緣膜31的貼緊性比與第1電極29好的材料,也能夠獲得本發明的效果。
            并且,在半導體層34上設置有覆蓋第2電極30和柵電極27的、由CVD氧化膜構成的厚度為1.5μm的層間絕緣膜31。在層間絕緣膜31設置有到達第2電極30上的接觸孔33,并且,在層間絕緣膜31上設置有埋入接觸孔33、厚度為3μm的由鋁構成的上部布線32。
            并且,雖然在圖4所示的剖面上沒有表示,在層間絕緣膜31也設置有到達柵電極27的接觸孔(無圖示),該接觸孔通過上部布線32與設在層間絕緣膜31上的柵電極墊片(無圖示)電性地連接。
            在襯底21的背面上形成厚度為200nm的由鎳構成的漏電極28。這里,通過在設置漏電極28后,在1000℃的溫度下進行RTA,能夠使襯底21與漏電極28歐姆接觸。
            本實施例通過用鎳形成第1電極29,能夠使其與源極區域24的接觸電阻為1×10-5Ω·cm2以下。同時,通過使第2電極30介于第1電極29和層間絕緣膜31之間,能夠使貼緊性不好的第1電極29的鎳和層間絕緣膜31的氧化硅膜不接觸。并且,由于構成第2電極30的鋁、鈦或鉻與氧化硅膜的貼緊性好,因此能夠使氧化硅膜難以從層間絕緣膜31脫落,能夠使層間絕緣膜31難以產生破損。并且,該結構由于在第2電極30與層間絕緣膜31之間不產生縫隙,因此不會產生水分被該縫隙吸收,降低機械強度的不良現象。
            (第4實施例)本實施例對橫型MOSFET加以說明。圖5為示出了本發明的第4實施例所涉及的橫型MOSFET的結構的剖面圖。
            如圖5所示,本實施例的橫型MOSFET擁有從(0001)面傾斜8度的主面,在由低電阻的n型4H-SiC構成的襯底41上層積載流子濃度為1×1015cm-3~1×1016cm-3、厚度為5μm的p型底層42。
            在襯底41的背面上設置有厚度為200nm的由鋁構成的底電極57。這里,通過在設置底電極57后,在1000℃左右的溫度下進行RTA,能夠使襯底41與底電極57歐姆接觸。
            在p型底層42的表面一層設置有相互分離的n型雜質濃度為1×1018cm-3以上、深度為0.3μm的源極區域44及漏極區域45。并且,在位于源極區域44及漏極區域45之間的p型底層42上設置有與漏極區域45鄰接的漂移層43。漂移層43具有1×1014cm-3~1×1016cm-3的n型雜質濃度,其深度與漏極區域45相同。由于通過設置漂移層43能夠緩和漏極區域45附近的高電場,因此能夠提高耐壓性。
            在位于p型底層42中的源極區域44和漏極區域45之間的區域上、及源極區域44的一部分和漏極區域45的一部分上,設置有厚度為40nm的由熱氧化膜構成的柵極絕緣膜46。在柵極絕緣膜46上設置有由低電阻的多晶硅、金屬或金屬化合物構成的柵電極47。
            在源極區域44上設置有厚度為100nm的由鎳構成的第1電極48,在漏極區域45上也同樣地設置有厚度為100nm的由鎳構成的第1電極50。這里,通過在形成第1電極48、50后,進行1000℃左右的RTA,能夠使第1電極48、50與源極區域44及漏極區域45歐姆接觸。
            并且,在第1電極48的上面及側面上設置有覆蓋第1電極48的厚度為150nm的第2電極49,在第1電極50的上面及側面上也同樣地設置有厚度為150nm的第2電極51。這里,第2電極49、51也可以不完全地覆蓋第1電極48、50。也就是說,只要是介于它們之間使第1電極48、50與層間絕緣膜52不直接接觸就行。
            與層間絕緣膜52的貼緊性較好的金屬被選為第2電極49、51的材料。當前述層間絕緣膜52為氧化硅時,最好使用鋁、鈦或鉻作為第2電極49、51的材料。即使是這以外的材料,若是與層間絕緣膜52的貼緊性比第1電極48、50好,也能夠獲得本發明的效果。
            在p型底層42上設置有覆蓋第2電極49、51及柵電極47的、厚度為1.5μm的由氧化硅構成的層間絕緣膜52。
            在層間絕緣膜52設置有到達第2電極49、51及柵電極47的接觸孔56a、56b、56c,在層間絕緣膜52上設置有埋入各個接觸孔56a、56b、56c,厚度為3μm的由鋁構成的源電極墊片53、柵電極墊片55及漏電極墊片54。
            本實施例通過用鎳形成第1電極48、50,能夠實現與源極區域44及漏極區域45的接觸電阻為1×10-5Ω·cm2以下的低接觸電阻。同時,通過使第2電極49、51介于第1電極48、50和層間絕緣膜52之間,能夠使貼緊性不好的第1電極48、50的鎳和層間絕緣膜52的氧化硅膜不接觸。并且,由于構成第2電極49、51的鋁、鈦或鉻與氧化硅膜的貼緊性好,因此能夠使氧化硅膜難以從層間絕緣膜52脫落,能夠使其難以產生破損。并且,該結構由于在第2電極49、50與層間絕緣膜52之間不產生縫隙,因此不會產生水分被該縫隙吸收,降低機械強度的不良現象。
            (第5實施例)本實施例對MESFET加以說明。圖6為示出了本發明的第5實施例所涉及的MESFET的結構的剖面圖。
            如圖6所示,本實施例的MESFET擁有從(0001)面傾斜8度的主面,在由低電阻的n型4H-SiC構成的襯底61上設置有載流子濃度為1×1015cm-3~1×1016cm-3、厚度為5μm~10μm的n型漂移層62。
            在漂移層62的表面一層設置有相互分離的n型雜質濃度為1×1017cm-3、深度為0.3μm的源極區域63及漏極區域64。
            在位于漂移層62中的源極區域63及漏極區域64之間的區域上形成與漂移層62肖脫基接觸、由鎳構成的厚度為200nm的柵電極69。也可以使用鎳以外的鈦作為柵電極69。若在炭化硅上形成鎳膜后進行熱處理,則炭化硅與鎳膜歐姆接觸。由于本實施例在進行其它電極等的熱處理后形成柵電極69,在形成柵電極69后不進行熱處理,因此能夠一直保持肖脫基接觸的狀態。
            并且,在源極區域63上設置有厚度為100nm的由鎳構成的第1電極65,在漏極區域64上也同樣地設置有厚度為100nm的由鎳構成的第1電極67。這里,通過在形成第1電極65、67后,在1000℃左右的溫度下進行RTA,能夠使第1電極65、67與源極區域63及漏極區域64歐姆接觸。
            在第1電極65、67及柵電極69的上面及側面上設置有第2電極66、68、70。這里,第2電極66、68、70也可以不完全地覆蓋第1電極65、67及柵電極69的上面。也就是說,只要介于它們之間使第1電極65、67及柵電極69與層間絕緣膜71不直接接觸就行。
            與層間絕緣膜7 1的貼緊性較好的金屬被選為第2電極66、68、70的材料。當前述層間絕緣膜71為氧化硅時,最好使用鋁、鈦或鉻作為第2電極66、68、70的材料。即使是這以外的材料,若是與層間絕緣膜71的貼緊性比第1電極65、67及柵電極69好的材料,也能夠獲得本發明的效果。
            在漂移層62上設置有覆蓋第2電極66、68、70,厚度為1.5μm的由氧化硅構成的層間絕緣膜71。在層間絕緣膜71設置有到達第2電極66、68、70的接觸孔75a、75b、75c,在層間絕緣膜71上設置有埋入各個接觸孔75a、75b、75c,厚度為3μm的由鋁構成的源電極墊片72、柵電極墊片74及漏電極墊片73。
            本實施例通過用鎳形成第1電極65、67,能夠實現與源極區域63及漏極區域64的接觸電阻為1×10-5Ω·cm2以下的低接觸電阻。同時,通過使第2電極66、68、70介于第1電極65、67與層間絕緣膜71之間,能夠使貼緊性不好的第1電極65、67的鎳和層間絕緣膜71的氧化硅膜不接觸。并且,由于構成第2電極66、68的鋁、鈦或鉻與氧化硅膜的貼緊性好,因此能夠使氧化硅膜難以從層間絕緣膜7 1脫落,能夠使其難以產生破損。并且,由于該結構在第2電極66、68、70與層間絕緣膜71之間不產生縫隙,因此不會產生水分被該縫隙吸收,降低機械強度的不良現象。
            并且,由于不必要使柵電極69與漂移層62歐姆接觸,因此也可以不用與層間絕緣膜71的貼緊性差的鎳等金屬形成柵電極69。但是,在使用其它的材料形成時,若柵電極69由與層間絕緣膜71的貼緊性差的材料構成時,通過利用第2電極70覆蓋在其上,也能夠防止層間絕緣膜71的脫落。
            (第6實施例)本實施例對靜電誘導型晶體管加以說明。圖7為示出了本發明的第6實施例所涉及的靜電誘導型晶體管的結構的剖面圖。
            如圖7所示,本實施例的靜電誘導型晶體管擁有從(0001)面傾斜8度的主面,在由低電阻的n型4H-SiC構成的襯底81上層積由n型SiC構成的漂移層82。例如,在600V耐壓的靜電誘導型晶體管的情況下,使漂移層82的載流子濃度為1×1015cm-3~1×1016cm-3。在漂移層82設置有通過用RIE等將其兩側蝕刻的臺子87。在臺子87中的漂移層82的厚度為6μm~20μm,在側面的區域中刻入的深度為數μm。
            在臺子87中的漂移層82的表面一層設置有n型雜質濃度為1×1018cm-3、深度為0.3μm的源極區域83。在源極區域83的表面上設置有厚度為100nm的由鎳構成的第1源電極84。通過在形成第1源電極84后,在1000℃的溫度下進行RTA,能夠使源極區域83與第1源電極84歐姆接觸。在第1源電極84的上面及側面設置有厚度為150nm的第2源電極85。這里,第2源電極85也可以不完全地覆蓋第1源電極84的上面。也就是說,只要介于它們之間使第1源電極84與層間絕緣膜88不直接接觸就行。
            這里,與層間絕緣膜88的貼緊性較好的金屬被選為第2源電極85的材料。當前述層間絕緣膜88為氧化硅時,最好使用鋁和鈦、鉻作為第2源電極85的材料。即使是這以外的材料,若是與層間絕緣膜88的貼緊性比第1源電極84好的材料,也能夠獲得本發明的效果。
            在位于成為漂移層82中的臺子87的側壁的部分上及臺子87的側面的平坦區域上,設置有厚度為200nm的由鈦構成的柵電極86。柵電極86與漂移層82肖脫基接觸。當使用鈦作為柵電極86時,也能夠使柵電極86與漂移層82較易肖脫基接觸,且提高與由氧化硅構成的層間絕緣膜88的貼緊性。但是,本實施例也可以用鎳代替鈦作為柵電極86。
            在漂移層82上設置有覆蓋第2源電極85及柵電極86、厚度為1.5μm的由氧化硅構成的層間絕緣膜88。在層間絕緣膜88設置有到達第2源電極85及柵電極86的傳導空穴78a、78b,在層間絕緣膜88上設置有埋入各個接觸孔78a、78b的、厚度為3μm的由鋁構成的源電極墊片89、柵電極墊片79。
            在襯底81的背面上設置有厚度為200nm的由鎳構成的漏電極80。這里,通過在形成漏電極80后,在1000℃左右的溫度下進行RTA,能夠使襯底81與漏電極80歐姆接觸。
            本實施例通過用鎳形成第1源電極84,能夠實現與源極區域83的接觸電阻為1×10-5Ω·cm2以下的低接觸電阻。同時,通過將第2源電極85介于第1源電極84和層間絕緣膜88之間,能夠使貼緊性差的第1源電極84的鎳與層間絕緣膜88的氧化硅膜不接觸。并且,由于構成第2源電極85的鋁、鈦或鉻與氧化硅膜貼緊性好,因此能夠使氧化硅膜難以從層間絕緣膜88脫落,能夠使其難以產生破損。并且,由于該結構在第2源電極85與層間絕緣膜88之間不產生縫隙,因此不會產生水分被該縫隙吸收,降低機械強度的不良現象。
            (第7實施例)本實施例對JFET加以說明。圖8為示出了本發明的第7實施例所涉及的JFET的結構的剖面圖。
            如圖8所示,本實施例的JFET擁有從(0001)面傾斜8度的主面,在由低電阻的n型4H-SiC構成的襯底91上設置有載流子濃度為1×1015cm-3~1×1016cm-3、厚度為6μm~20μm的漂移層92。
            在漂移層92的表面一層的一部分上形成n型雜質濃度為1×1018cm-3以上、深度為0.1μm的源極區域93。
            在位于漂移層92的表面一層中的源極區域93的兩側的區域上,設置有與源極區域93相互分離的、載流子濃度為1×1018cm-3~1×1019cm-3、深度為0.3μm的p型柵極區域94。
            在源區域93上設置有厚度為100nm的由鎳構成的第1電極95。這里,通過在形成第1電極95后,在1000℃左右的溫度下進行熱處理,能夠使源極區域93與第1電極95歐姆接觸。在第1電極95的上面及側面上設置有厚度為150nm的由鋁構成的第2電極96。這里,第2電極96也可以不完全地覆蓋第1電極95的上面。也就是說,只要介于它們之間使第1電極95與層間絕緣膜98不直接接觸就行。
            與層間絕緣膜98的貼緊性較好的金屬被選為第2電極96的材料。當前述層間絕緣膜98為氧化硅時,最好使用鋁、鈦或鉻作為第2電極96。即使是這以外的材料,若是與層間絕緣膜98的貼緊性比第1電極95好的材料,也能夠獲得本發明的效果。
            在柵極區域94上設置有厚度為100nm的由鋁構成的柵電極97。當使用鋁作為柵電極97的材料時,柵電極97與p型柵極區域94較易歐姆接觸。并且,通過在形成柵電極97后,在1000℃左右的溫度下進行RTA,能夠使柵電極97與柵極區域94歐姆接觸。
            并且,在漂移層92上設置有覆蓋第2電極96及柵電極97上的、厚度為1.5μm的由氧化硅構成的層間絕緣膜98。
            在層間絕緣膜98設置有到達第2電極96及柵電極97的接觸孔100a、100b,在層間絕緣膜98上設置有埋入各個接觸孔100a、100b的、厚度為3μm的由鋁構成的源電極墊片99a及柵電極墊片99b。柵電極墊片99b及源電極墊片99a和層間絕緣膜98的厚度最好設定為不因引線接合時的打擊而損壞元件的值。
            在襯底91的背面上設置有厚度為200nm的由鎳構成的漏電極90。這里,通過在形成漏電極90后,在1000℃左右的溫度下進行RTA,能夠在漏電極90與襯底91之間形成歐姆結。
            本實施例通過用鎳形成第1電極95,能夠實現與源極區域93的接觸電阻為1×10-5Ω·cm2以下的低接觸電阻。同時,通過將第2電極96介于第1電極95和層間絕緣膜98之間,能夠使貼緊性差的第1電極95的鎳與層間絕緣膜98的氧化硅膜不接觸。并且,由于構成第2電極96的鋁、鈦或鉻與氧化硅膜貼緊性好,因此能夠使氧化硅膜難以從層間絕緣膜98脫落,能夠使其難以產生破損。并且,由于該結構在第2電極96與層間絕緣膜98之間不產生縫隙,因此不會產生水分被該縫隙吸收,降低機械強度的不良現象。
            (產業上的利用可能性)本發明的炭化硅半導體器件及其制造方法在以下方面在產業上利用的可能性較高能夠使炭化硅層與電極之間保持較低的接觸電阻,同時,能夠提高電極與層間絕緣膜之間的貼緊性。
            權利要求
            1.一種炭化硅半導體器件,其包括由炭化硅構成的半導體層、設置在前述半導體層上的電極、設置在前述電極上的層間絕緣膜、及貫穿前述層間絕緣膜且到達前述電極的布線,其特征在于前述電極具備與前述半導體層相連接的第1電極部、及介于前述第1電極部與前述層間絕緣膜之間的第2電極部。
            2.根據權利要求第1項所述的炭化硅半導體器件,其特征在于前述第2電極部覆蓋前述第1電極部的上面及側面。
            3.根據權利要求第1項所述的炭化硅半導體器件,其特征在于前述第1電極部與前述半導體層歐姆接觸。
            4.根據權利要求第1項所述的炭化硅半導體器件,其特征在于前述第1電極部含有Ni(鎳)。
            5.根據權利要求第1項所述的炭化硅半導體器件,其特征在于前述第2電極部至少含有Al(鋁)、Ti(鈦)或Cr(鉻)中的一種。
            6.根據權利要求第1項到第5項中的任意一項所述的炭化硅半導體器件,其特征在于前述層間絕緣膜由氧化硅構成。
            7.根據權利要求第1項所述的炭化硅半導體器件,其特征在于在前述半導體層的上方設置有柵電極。
            8.根據權利要求第7項所述的炭化硅半導體器件,其特征在于前述第2電極部由與前述柵電極相同的材料構成。
            9.根據權利要求第7項所述的炭化硅半導體器件,其特征在于前述半導體層為含有第1導電型的雜質的高電阻層;還包括設置在前述半導體層的下面且第1導電型的雜質濃度高于前述半導體層的半導體襯底、設置在前述高電阻層中的上部且含有第2導電型的雜質的多個阱區域、設置在前述阱區域中的上部的第2導電型的接觸區域、設置在位于前述多個阱區域的上部的前述接觸區域的兩側的第1導電型的源極區域、設置在位于前述高電阻層中的前述多個阱區域之間的區域上方的柵極絕緣膜、及設置在前述半導體襯底的下面的漏電極;前述電極為設置在前述接觸區域上及前述源極區域的一部分上的源電極;前述柵電極設置在前述柵極絕緣膜上。
            10.根據權利要求第9項所述的炭化硅半導體器件,其特征在于在前述高電阻層中的上部還設置有累積溝道層;前述柵極絕緣膜設置在前述累積溝道層上。
            11.根據權利要求第7項所述的炭化硅半導體器件,其特征在于前述半導體層為含有第2導電型的雜質的底層;還包括設置在前述半導體層的下面且含有第1導電型的雜質的漂移層、設置在前述漂移層下面的半導體襯底、貫穿前述底層到達前述漂移層的溝渠、設置在前述溝渠的側面的柵極絕緣膜、設置在前述底層中的上部的第2導電型的接觸區域、設置在位于前述底層上部的前述接觸區域的兩側的源極區域、及設置在前述半導體襯底下面的漏電極;前述電極為設置在前述接觸區域上及前述源極區域的一部分上的源電極;前述柵電極設置在前述柵極絕緣膜上。
            12.根據權利要求第7項所述的炭化硅半導體器件,其特征在于前述半導體層為含有第2導電型的雜質的底層;還包括設置在前述底層下面的半導體襯底、設置在前述底層上部相互分離的第1導電型的源極區域及漏極區域、及設置在位于前述底層中的前述源極區域和前述漏極區域之間的區域上的柵極絕緣膜;前述電極為設置在前述源極區域上的源電極或者設置在前述漏極區域上的漏電極;前述柵極電極設置在前述柵極絕緣膜上。
            13.根據權利要求第7項所述的炭化硅半導體器件,其特征在于前述半導體層為含有第1導電型的雜質的漂移層;還包括設置在前述漂移層下面的半導體襯底、及設置在前述漂移層上部且相互分離的第1導電型的源極區域及漏極區域;前述電極為設置在前述源極區域上的源電極或者設置在前述漏極區域上的漏電極;前述柵電極設置在位于前述漂移層中的前述源極區域與前述漏極區域之間的區域上。
            14.根據權利要求第7項所述的炭化硅半導體器件,其特征在于前述半導體層為含有第1導電型的雜質且擁有臺子的漂移層;還包括設置在前述漂移層下面的半導體襯底、設置在前述漂移層中的前述臺子上部的第1導電型的源極區域;前述電極為設置在前述漂移層中的前述臺子上面且與前述源極區域相接觸的源電極;前述柵電極設置在前述漂移層中位于前述臺子的側面及前述臺子的兩側的部分。
            15.根據權利要求第7項所述的炭化硅半導體器件,其特征在于前述半導體層為含有第1導電型的雜質的漂移層;還包括設置在前述漂移層下面的半導體襯底、設置在前述漂移層上部中的一部分上的第1導電型的源極區域、及設置在前述漂移層上部中的前述源極區域的兩側且與前述源極區域相互分離的第2導電型的柵極區域;前述電極為設置在前述源極區域上的源電極;前述柵電極設置在前述柵極區域上。
            16.一種炭化硅半導體器件的制造方法,其包括一種元件,該元件具有由炭化硅構成的半導體層、及設在前述半導體層上的電極,其特征在于包括在前述半導體層上形成成為前述電極的一部分的第1電極部的工序(a)、在前述工序(a)后,形成至少覆蓋前述第1電極部的一部分且成為前述電極的一部分的第2電極部的工序(b)、在前述工序(b)后,在前述半導體層上形成覆蓋前述電極的層間絕緣膜的工序(c)、在前述工序(c)后,形成貫穿前述層間絕緣膜且到達前述電極的孔的工序(d)、及前述工序(d)后,通過用導電體埋入前述孔形成布線的工序(e)。
            17.根據權利要求第16項所述的炭化硅半導體器件的制造方法,其特征在于在前述工序(b)中,在形成至少覆蓋前述第1電極部中的一部分且在前述半導體層上方延伸的導體膜后,通過對前述導體膜進行圖案化,形成前述第2電極部和柵電極。
            18.根據權利要求第16項所述的炭化硅半導體器件的制造方法,其特征在于在前述工序(b)中,形成完全地覆蓋前述第1電極部的上面及側面的前述第2電極部。
            19.根據權利要求第16項所述的炭化硅半導體器件的制造方法,其特征在于前述第1電極部含有Ni(鎳)。
            20.根據權利要求第16項所述的炭化硅半導體器件的制造方法,其特征在于前述第2電極部至少含有Al(鋁)、Ti(鈦)或Cr(鉻)中的一種。
            21.根據權利要求第16項到第20項中的任意一項所述的炭化硅半導體器件的制造方法,其特征在于前述層間絕緣膜由氧化硅構成。
            22.根據權利要求第16項所述的炭化硅半導體器件的制造方法,其特征在于前述元件為二重注入型MOSFET、溝渠型MOSFET、橫型MOSFET、MESFET、靜電誘導型晶體管或JFET。
            全文摘要
            本發明公開了一種炭化硅半導體器件及其制造方法,在使用炭化硅的半導體器件中,通過提高電極與層間絕緣膜之間的貼緊性來提高可靠性。在本發明的半導體器件中設置有炭化硅襯底1、n型的高電阻層2、設置在高電阻層2的表面一層的阱區域3、設置在阱區域3內的p+接觸區域4、設置在阱區域3中的p+接觸區域4的兩側的源極區域5、設置在源極區域5上且由鎳構成的第1源電極8、覆蓋第1源電極8且由鋁構成的第2源電極9、設置在被兩個阱區域3夾著的高電阻層2上的柵極絕緣膜6、由鋁構成的柵電極10、及覆蓋第2源電極9和柵電極10上且由氧化硅膜構成的層間絕緣膜11。由于第2源電極9與層間絕緣膜11的貼緊性比第1源電極8好,因此層間絕緣膜11與源電極難以脫離。
            文檔編號H01L21/04GK1532943SQ200410030008
            公開日2004年9月29日 申請日期2004年3月17日 優先權日2003年3月18日
            發明者楠本修, 北畠真, 高橋邦方, 山下賢哉, 宮永良子, 內田正雄, 哉, 子, 方, 雄 申請人:松下電器產業株式會社
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