非揮發性內存及其制造方法

專利名稱：非揮發性內存及其制造方法
技術領域：
本發明涉及一種非揮發性內存及其制造方法，尤其是一種含有非揮發性內存的集成電路及其制造方法。
背景技術：
圖1顯示一快速存儲單元的剖面圖，其描述于2000年5月2日核準，Jenq的美國專利第6,057,575號。該存儲單元形成于一半導體基板120及其上方，二氧化硅層130熱形成于半導體基板120上，選擇閘140形成于二氧化硅層130上，二氧化硅層150熱形成于半導體基板120未被選擇閘覆蓋的一個區域上，ONO層154(二氧化硅層、氮化硅層及二氧化硅層的三明治夾層)形成于選擇閘140上，浮置閘160形成于介電層150、154上，浮置閘160的一部分覆蓋于選擇閘140上。
ONO層164形成于浮置閘與選擇閘上，控制閘170形成于ONO層164上，控制閘覆蓋于浮置閘160及選擇閘140上。
N+源極及汲極區域174、178形成于半導體基板120內。
利用熱電子注入法(hot electron injection)，由該存儲單位的信道區域180(半導體基板120的一P型區域)至浮置閘160，來設定存儲單元的程序。利用富爾諾罕電子穿隧法(Fowler-Nordheim tunneling of electrons)，自浮置閘160至源極區域178，抹除該存儲單位。
該存儲單元利用自行對準制造過程(self-aligned)制造，其中浮置閘160與控制閘170的左與右邊緣以單一屏蔽定義。
另一自行對準制造過程描述于IEDM Technical Digest 1989的第603～606頁，Naruke等人所著標題為”A New Flash-Erase EEPROM Cell with a SidewallSelect-Gate on Its Source Side”的文章中。于前者的制造過程中，浮置閘與控制閘首先形成一堆棧結構。然后選擇閘形成一側間隙壁于包含浮置閘與控制閘結構的側壁上。

發明內容
本發明包括自行對準存儲結構(這些結構中的不同圖案以單一屏蔽定義)，然而本發明不受上述結構所限制。
在本發明的某些實施例中，基板隔離區域形成于一半導體基板。每個基板隔離區域為一突出于半導體基板上的介電區域。然后，選擇閘形成。這些選擇閘為選擇閘線的一部分，而每個選擇閘線提供選擇閘予至少一存儲列。然后，一浮置閘層(例如，多晶硅層)沉積。浮置閘層蝕刻直至基板隔離區域暴露。在某些實例中，基板隔離區域暴露的部分作為浮置閘層蝕刻的終點。
在某些實例中，內存也具有控制閘。一控制閘層沉積于浮置閘層，控制閘層朝上突出于每一選擇閘線，這些突出部在自行對準方式中用來定義控制閘，而浮置閘在自行對準方法中也同時被定義。
本發明的一較佳實施例為包含一導電浮置閘的非揮發性存儲單元。一覆蓋于浮置閘的介電層有一連續的圖案，此圖案覆蓋于浮置閘且也覆蓋于選擇閘上。控制閘覆蓋于介電層的連續圖案上，且也覆蓋于浮置閘，但不覆蓋于選擇閘上。
本發明的一較佳實施例為包含一非揮發性內存的集成電路。內存的基板隔離區域形成于一半導體基板，每一基板隔離區域為突起于基板上的一介電區域。選擇閘線通過基板隔離區域。每一選擇閘線具有一平坦的頂端表面，但不具有平坦的底部表面。選擇閘線的底部表面于基板隔離區域為高低不平的。
在某些實施例中，一非揮發性內存具有周邊的NMOS與/或PMOS晶體管。此晶體管閘極包含一半導體材質，例如多晶硅。在許多電路中，為了可以以高信道摻雜濃度(high channel doping levels)提供低臨界電壓(threshold voltage)，使NMOS晶體管閘極為N型，且使PMOS晶體管閘極為P型是較佳的。在短信道晶體管中，使用高信道摻雜以緩和短信道效應是較佳的，請參見如Wolf于1995年所著的“Silicon Processing for the VLSI Era”’第3卷(“The submicronMOSFET”)第289～291頁，且于此并入參考。因此，使金氧半場效晶體管(MOSFET)閘極具有與源極/汲極區域相同的導電方式是較佳的。
在本發明的某些實施例中，制造過程允許NMOS晶體管閘極的摻雜與NMOS晶體管源極/汲極區域的摻雜在同一步驟完成。同樣地，PMOS晶體管閘極也可與PMOS源極/汲極區域在同一步驟摻雜。
一種制造集成電路的方法，該集成電路包括一非揮發性內存，該內存包含一個數組的非揮發性存儲單元，而該集成電路包含一含有此數組的數組區域，該數組的每一存儲單元具有一導電浮置閘及一第一導電閘使彼此絕緣，該方法包括步驟(a)于一半導體基板形成一個或多個基板隔離區域于該半導體基板的主動區域之間，每一個該基板隔離區域為一突起于該半導體基板上的介電區域；(b)形成一個或多個導電線G1，每一導電線G1覆蓋于至少一主動區域，其中每一第一導電閘包含一導電線G1的一部分；(c)形成一導電層(“FG”層)于該第一導電線及該基板隔離區域，其中每一浮置閘包含該FG層的一個部分；以及(d)部分移除該FG層，以使該基板隔離區域暴露出，且至少由每一導電線G1的一部分移除FG層。
一種制造集成電路的方法，該集成電路包含一非揮發性內存，該內存包含一數組的非揮發性存儲單元，該集成電路包含一含有該數組的數組區域，該數組中的每一存儲單元具有一第一導電閘，該方法包含步驟(i)形成一個或多個導電線G1，其中每一第一導電閘包含一線G1的一部分；(ii)形成一層于該第一導電線上，每一存儲單元具有至少一導電閘，該導電閘包含該層的一部分，該層形成于此步驟(ii)，形成于此步驟(ii)的該層，具有一部分P1突起于每一導電線G1上；(iii)形成一層L1于形成于該步驟(ii)的該層，以使該步驟(ii)中的該層的突起部分P1暴露出，且無被該層L1完全覆蓋；(iv)對該層L1具選擇性地移除部分該步驟(ii)所形成的該層，以于該突起部分P1的位置上形成凹洞；(v)形成至少一層L2于該凹洞；以及(vi)以對該層L2具選擇性地移除至少部分的該層L1及形成于該步驟(ii)的該層。
一種集成電路，該集成電路包含一非揮發性存儲單元，該集成電路包含一半導體基板；
一第一介電區域于該半導體基板上；一第一導電閘于該第一介電區域上，該第一導電閘為該存儲單元的一部分；一第二介電區域于該半導體基板上；一導電浮置閘于該第二介電區域上，該浮置閘為該存儲單元的一部分；一介電層，該介電層包含一連續圖案，此圖案覆蓋于該浮置閘，且也覆蓋于該第一導電閘；以及一第二導電閘，覆蓋于該介電層的該連續圖案，且也覆蓋于該浮置閘，但不覆蓋于該第一導電閘，其中該介電層的該連續圖案，呈現于該浮置閘與該第二導電閘之間，該第二導電閘成為該存儲單元的一部分，該第二導電閘與該第一導電閘絕緣。
一集成電路，該集成電路包含一非揮發性內存，該非揮發性內存包含一半導體基板；多個半導體基板隔離區域，該隔離區域位于該半導體基板上，且介于該半導體基板的主動區域之間，每一基板隔離區域為一介電層，該介電層突起于該半導體基板上；多個導電線G1，每一導電線G1至少覆蓋于一主動區域，每一第一導電閘包含一線G1的一部分，每一線G1與該半導體基板絕緣，其中該線G1之頂端表面為平坦的，但該基板隔離區域之該線G1的底部為高低起伏的；一介電層于該線G1的側壁上；多個導電浮置閘相連該介電層于該線G1的側壁上，該浮置閘與該線G1及該半導體基板絕緣，每一浮置閘延伸于相連的基板隔區域之間；以及多個導電線G2，每一導電線G2至少覆蓋于一對應線G1的側壁，且沿該側壁延伸于多個浮置閘，每一線G2與對應線G1及下方的浮置閘絕緣。
本發明并不受限于以上實例。本發明的其它特征敘述于下。本發明以附加的申請專利范圍定義。


圖1為一現有技術的存儲單位的剖面圖。
圖2為本發明一實施例的內存制造中所獲的中層結構的俯視圖。
圖3為制造過程中圖2的內存的透視圖。
圖4至圖8為制造過程中圖2的內存的剖面圖。
圖9為制造過程中圖2的內存的透視圖。
圖10至圖20A為制造過程中圖2的內存的剖面圖。
圖20B為圖20A的結構的俯視圖。
圖21至圖26B為制造過程中圖2的內存的剖面圖。
圖26C為圖26A的結構的俯視圖。
圖27至圖29B為制造過程中圖2的內存的剖面圖。
圖29C為圖29A的結構的俯視圖。
圖30至圖31為制造過程中圖2的內存的剖面圖。
圖32.為圖2內存的電路圖。
圖33為根據本發明一實施例的存儲數組的俯視圖。
其中，附圖標記說明如下120半導體基板/P摻雜的基板130二氧化硅層/介電層140選擇閘/多晶硅層/選擇閘線150二氧化硅層/浮置閘介電層154ONO層/介電層160浮置閘/多晶硅層164ONO層170控制閘/多晶硅層/控制閘線174汲極區域/位線區域178源極區域/源極線180存儲單元的信道區域220基板隔離區域/介電層/溝渠氧化層410二氧化硅層/墊氧化層420氮化硅層220P二氧化硅層的突起部220T隔離溝渠220.1二氧化硅層
220.2二氧化硅層604N型區域120WP型井區710主動區域810氮化硅層1010二氧化硅層1030氮化硅層1510ONO層1512內存周邊區域1520閘極介電層/氧化層1512H高電壓晶體管區域1512L低電壓晶體管區域1522井區170.1多晶硅層突起部170C凹洞1710二氧化硅層1810凹洞W1于凹洞1810之多晶硅層170的寬度1910保護層/氮化硅層2010抗反射層2020光阻層/屏蔽2502光阻層2620光阻層2720光阻層1512NNMOS區域/NMOS之周邊區域1512PPMOS區域/PMOS之周邊區域1522PP型井區1522NN型井區1522井區2730NNMOS晶體管源極/汲極區域
2720光阻層2820光阻層2730PPMOS晶體管源極/汲極區域2904二氧化硅層/介電層2910氮化硅層/間隙壁2920光阻層3104層間介電層/絕緣體3110導電層/位線3210存儲單元具體實施方式
本發明所敘述的實施例是解釋本發明，但不限制本發明。本發明不限定于特殊材料、處理步驟或尺寸。本發明由附加的專利申請范圍定義。
圖2根據本發明的一較佳實施例中，顯示分離閘極閃存數組的一些特征的俯視圖，圖3顯示附加特征的透視圖。每個存儲單元包括一浮置閘160、一控制閘170與一選擇閘140。浮置閘160、控制閘170與選擇閘140彼此絕緣，且與半導體基板120(例如單晶硅)絕緣。每個控制閘170為一控制閘線，也為標號170，的一部分，于Y方向延伸通過數組。在某些實施例中，Y方向為一列方向，且每一控制閘線170提供控制閘予存儲單元的一列。不同的控制閘線170或許可以、也或許不可以電結在一起。浮置閘160在控制閘之下，每個浮置閘160的位置，以一交叉線顯示于圖2。每個選擇閘140為選擇閘線，也為標號140的一部分，于Y方向延伸通過數組。基板隔離區域220(場效隔離區域)于X方向延伸。在某些實施例中，此X方向為欄(位線)方向。每個基板隔離區域220橫越整個數組，每一選擇閘線140及每一控制閘線170越過基板隔離區域220的全部。
后續的圖標顯示于內存制造期間所取得的過渡性結構的縱向剖面圖。剖面平面以線X-X’、Y1-Y1’與Y2-Y2’顯示于圖2。線X-X’以X方向經過基板隔離區域220之間。線Y1-Y1’以Y方向通過選擇閘線140。線Y2-Y2’以Y方向通過控制閘線170。
在一實施例中，內存的制造如下隔離基板區域220以淺溝渠隔離(“STI”)技術形成于P摻雜的基板120。更特別地，如圖4所示(Y1-Y1’剖面)。一二氧化硅層410(墊氧化層)以熱氧化或其它技術形成于基板120，氮化硅層420沉積于墊氧化層410上，氮化硅層420使用一光阻屏蔽(無圖標)微影地圖案化，用以定義隔離溝渠220T。墊氧化層410與半導體基板120通過氮化硅層420的開口蝕刻。結果，隔離溝渠220T形成于基板120上，每一隔離溝渠220T以X方向橫越整個內存數組。
氮化硅層420進行計時濕式蝕刻(timed wet etch)，以從隔離溝渠220T挖除氮化硅層的垂直邊緣，見圖5(Y1-Y1’剖面)。墊氧化層410在此步驟中亦從溝渠挖除。
二氧化硅薄層220.1熱成形于沉積的硅表面，以平緩隔離溝渠220T的邊緣。然后，二氧化硅層220.2利用高密度電漿技術(HDP)沉積。二氧化硅層220.2填滿溝渠且最初覆蓋氮化硅層420。二氧化硅層220.2利用化學機械研磨法(CMP)磨平，研磨止于氮化硅層420。一平坦的頂端表面于此提供。
在后續的圖標，圖2與圖3中，二氧化硅層220.1與220.2顯示為一單層220。
如圖5所示，二氧化硅層220以相等于氮化硅層420與墊氧化層410結合的厚度的量突起于基板120上。二氧化硅層220的突起部分顯示在220P。
氮化硅層420以對二氧化硅層220具選擇性而移除(圖6，Y1-Y1’剖面)，此可利用濕式蝕刻完成(如利用磷酸)。
摻雜物植入半導體基板120，以形成一N型區域604于內存數組下。摻雜物同時植入基板環繞數組，以形成一由半導體基板120的頂端表面延伸至N型區域604的N型區域(無圖標)。這些布置創造了一個完全隔離的P型井區(Pwell)120W予存儲數組。N型區域604并無顯示于后續的圖標。
二氧化硅層220進行蝕刻(圖7，Y1-Y2’剖面)。此蝕刻包括一水平方向，而使得二氧化硅層220的側壁，自主動區域710(不被溝渠220T占據的基板區域)側面地挖除。此蝕刻可為一等向性濕蝕刻。緩沖氧化蝕刻或稀釋的氫氟酸(DHF)蝕刻可用于某些實例中。此蝕刻將會使介于浮置閘與控制閘間的電容耦合改善，見2002年10月1日申請，Yi-Ding的美國專利申請發明第10/262,785號，且于此并入參考。
二氧化硅層220的突出部分220P并無蝕刻掉，且持續突出于半導體基板120的頂端表面上。在0.18μm的制程(最小線寬0.18的制程)，突起部分220P的示范性最終厚度為0.12μm。若非另外指出，則本實施例的示范性尺寸為0.18μm制程。
墊氧化層410在二氧化硅層220蝕刻時移除。
二氧化硅層130熱成形于半導體基板120的暴露區域，以提供介電層予選擇晶體管。二氧化硅層130的示范性厚度為120。
如圖8所示(Y1-Y1’剖面)，一導電的多晶硅層140，藉同形沉積制程(conformal deposition process)(例如低壓化學氣相沉積法“LPCVE”)形成于結構上。多晶硅層140填充二氧化硅層突出部220P間的間隙壁。由于沉積于二氧化硅突出部220P側壁的多晶硅部分相接觸，因此多晶硅層頂端表面是平坦的。
非同形沉積制程(non-conformal deposition processes)，不論是已知的或是即將發明的，均可利用。若多晶硅層140的頂端表面不是平坦的，一般認為多晶硅層140可在沉積后，利用已知的技術(例如，涂抹一光阻層于多晶硅層140，然后以相同蝕刻速率同時蝕刻光阻層及多晶硅層，直至光阻層全部移除)平坦化。多晶硅層140的底部表面為非平坦的，當它在二氧化硅層的突起部220P上下起伏。
主動區域的多晶硅層140的示范性的最終厚度為0.06μm。
氮化硅層810，如低壓化學氣相沉積法(LPCVE)沉積于多晶硅層140，至一示范性厚度1500。如有需要，一墊氧化層(無圖標)可在氮化硅層沉積前，形成于多晶硅層140。此墊氧化層將在控制閘多晶硅層170蝕刻時，提供選擇閘一附加的保護層，此將配合圖18說明于下。
在某些實例中，多晶硅層140與/或氮化硅層810的頂端表面為非平坦的。
晶圓以光阻層(無圖標)涂布，光阻層圖案化以定義選擇閘線140。見圖2及圖9的透視圖，每個選擇閘線140以Y方向延伸通過整個數組，內存數組幾何對于介于定義選擇閘線140的屏蔽及定義隔離溝渠220T(圖4)的屏蔽之間的誤對準是不靈敏的，除了可能在內存數組的邊界。
氮化硅層810通過光阻層的開口蝕刻。光阻層移除，且多晶硅層140被蝕刻掉，其以氮化硅層810暴露，結果選擇閘線140形成。(另一選擇性的實例中，定義氮化硅層810的光阻層，在多晶硅層140的蝕刻后移除。)如圖10(X-X’剖面)所示，此結構氧化以形成二氧化硅層1010于選擇閘線140的側壁上。然后，一薄的同形氮化硅層1030沉積且異向性地蝕刻，其無利用屏蔽于內存數組，以于每一個由選擇閘線140、覆于其上方的氮化硅層810及二氧化硅層1010所構成結構的側壁上形成間隙壁。氮化硅間隙壁的形成已敘述于，例如，2002年3月12日核準，H.TUAN等人的美國專利第6,355,524號，其內容于此并入參考。
毯覆式氧化蝕刻(blanket oxide etch)去除了二氧化硅層130暴露的部分。二氧化硅層150(圖11，X-X’剖面)熱形成于半導體基板120至一理想厚度，例如90。
將浮置閘多晶硅層160，如低壓化學氣相沉積法(LPCVD)沉積于此結構，且于沉積時或沉積后摻雜。多晶硅層160至少需具有使多晶硅層160的頂端表面與氮化硅層810的頂端的表面等高的足夠厚度。特別地，多晶硅層160的頂端表面包括介于選擇閘140間的區域160T。區域160T至少需與氮化硅層810的頂端表面等高。
多晶硅層160以化學機械研磨法(CMP)或其它方法平坦化，且止于氮化硅層810。見圖12(X-X’剖面)，多晶硅層160的頂端表面變得與氮化硅層810的頂端表面一樣平坦。許多已知的化學機械研磨法(CMP)及研磨液，可避免在多晶硅層的頂端表面造成下陷(dishing)。
多晶硅層160在無屏蔽于存儲數組上的情況下蝕刻。見圖13A(X-X’剖面)與圖13B(Y2-Y2’剖面)。此蝕刻止于溝渠氧化層220暴露時。進行適當的過度蝕刻，以使多晶硅層160完全地自氧化層220的頂端表面移除。在某些實施例中，多晶硅層160的最終厚度為1200。
可選擇地，進行一氧化層220的計時蝕刻(timed etch)，以挖除多晶硅層160表面下方的氧化層220的頂端表面，見圖14(Y2-Y2’剖面)。此蝕刻會增進介于浮置閘與控制間的電容耦合，見前述的美國專利第6,355,524號。在圖14的實施例中，氧化層220連續突出于半導體基板120的頂端表面上，此以220P表示，突起至少有0.10μm。在其它的實例中，氧化層220在蝕刻后，并無突起于基板上。
ONO層1510(圖15A，X-X’剖面)形成于結構上。例如，一二氧化硅層可熱形成于多晶硅層160，或以高溫氧化(HTO)制程沉積至厚度為50(高溫氧化(HTO)描述于2002年12月26日公開的美國專利公開號第2002/0197888號，其內容于此并入參考)。然后一氮化硅層可以低壓化學氣相沉積法沉積至厚度為80。然后，另一二氧化硅層可以低溫氧化制程沉積至厚度為50。上述制程與厚度值為示范性的，但不限制本發明。
ONO層1510、多晶硅層160與二氧化硅層150自內存周邊區域1512(圖15B)移除。合適的閘極介電層1520以傳統的方法形成于半導體基板120的周邊。于圖15B所示的實施例中，此周邊區域包括一高電壓晶體管區域1512H及一低電壓晶體管區域1512L。閘極介電層1520的形成如下二氧化硅層以高溫氧化處理熱形成或沉積于高電壓晶體管區域1512H及低電壓晶體管區域1512L至厚度140。此氧化層以屏蔽蝕刻，自低電壓晶體管區域1512L移除。其后另一二氧化硅層以熱氧化形成于低電壓晶體管區域1512L、高電壓晶體管區域1512H至厚度為60。結果，高電壓晶體管區域1512H的氧化層厚度，由140增加至200。ONO層1510(圖15A)頂端的氧化層，可在上述的步驟中，做得更厚與/或更致密。可選擇地，ONO層1510三明治夾層的整個頂端氧化層，可在形成氧化介電層1520時形成于周邊。
圖15B也顯示內存周邊區域1512的NMOS與PMOS的井區1522形成于半導體基板120。可利用已知的技術在氧化層1520的制造前形成井區，且可將臨界電壓布植入井區。
控制閘多晶硅層170(圖16A，X-X’剖面與圖16B周邊區域)沉積于ONO層1510和介電層1520。多晶硅層170最初未摻雜(“本質半導體(intrinsic)”，以“INTR”示于圖16B)。然后，將周邊區域1512屏蔽，且多晶硅層170摻雜N+于內存數組區。
多晶硅層170的頂端表面并非平坦的，多晶硅層170具有一突出部170.1于每一選擇閘線140。此突出部170.1將用于定義控制閘與浮置閘，無附加依賴于微影對準。
如圖16A所示，凹洞170C形成于多晶硅層170，介于突出部170.1之間。如圖17A(X-X’剖面)所示，這些凹洞170C以某些材料1710填滿。在一實施例中，材料1710為二氧化硅，其沉積于多晶硅層170，且利用化學機械研磨法或其它方法平坦化。此內存數組區域具有一平坦的頂端表面，以多晶硅層170暴露。二氧化硅層1710同時沉積于周邊區域(圖17B)，但在某些實施例中，多晶硅層170并不藉由氧化平坦化的過程暴露于周邊。此由于浮置閘多晶硅層160于周邊已移除，因此，在二氧化硅層1710平坦化之前，二氧化硅層1710的頂端的水平高度于周邊，較于數組區域為低。此氧化平坦化過程或許可以、或許不可以留下二氧化硅層1710于周邊。在圖17B的實施例中，二氧化硅層1710并不在平坦化的過程中，自周邊完全移除。
多晶硅層170無使用屏蔽對二氧硅層1710具選擇性而蝕刻，見圖18(X-X’剖面)。此蝕刻侵入多晶硅層部分170.1，且創造出凹洞1810于內存數組區域的結構的頂端表面。多晶硅層170挖除，其與這些凹洞的二氧化硅層1710相關。在圖18的實施例中，此蝕刻暴露出ONO層1510，且持續了一段時間，以挖除位于ONO層1510頂端表面下方的多晶硅層170的頂端表面，然而此為非必要。多晶硅層的蝕刻可于暴露出ONO層1510前停止，或者，此蝕刻可于ONO層開始暴露時停止。若ONO層1510暴露，于選擇閘140一側的凹洞1810的多晶硅層170的寬度W1，將于自行對準方法中定義控制閘與浮置閘的寬度，此將敘述于下。
在某些實施例中，多晶硅層170(于凹洞1810的底部)的最小厚度為0.18μm，且寬度W1也為0.18μm。于圖18中，多晶硅170的頂端表面于凹洞1810挖除。在另一實施例中，多晶硅層170具有一平坦的頂端表面遍及該內存數組區域。
在周邊區域(圖17B)，多晶硅層170通過二氧化硅層1710保護，因此周邊區域不因多晶硅層的蝕刻而改變。若二氧化硅層1710在氧化平坦化的過程中(并圖17A說明于上)于周邊移除，則多晶硅層170可在多晶硅層蝕刻時，通過一附加屏蔽(無圖標)于周邊被保護。
一保護層形成于凹洞1810，以保護接近選擇閘140的多晶硅層170。在一實施例中，此保護層1910為氮化硅層(見圖19A，X-X’剖面；以及圖19B周邊1512的剖面)。氮化硅層1910沉積于此結構，且以化學機械研磨法磨平，直至二氧化硅層1710于內存數組區域暴露出，見圖20A(X-X’剖面)，氮化硅層1910留于凹洞1810中。
除化學機械研磨法，氮化硅層1910也可如此處理藉由沉積一層具有平坦的頂端表面的材料(無圖標)，且以相等的蝕刻速率蝕刻此材料與氮化硅層，直至二氧化硅層1710暴露出。此材料可為光阻層，此材料可在氮化硅層蝕刻后移除。
在周邊區域1512，氮化硅層1910的頂端水平高度，在氮化硅層平坦化之前，可能會較在數組區域為低，此由于浮置閘多晶硅層160不在周邊。氮化硅層的平坦化或許可以、或許不可以移除氮化硅層1910于周邊。于一實施例中，氮化硅層沒有移除，因此周邊區域維持如圖19B所示。
一抗反射涂布層(ARC)2010，如圖20A所示，流動于氮化硅層1910且烘烤固化(cured)。在此步驟后，此結構具有一平坦的頂端表面。
晶圓以一光阻層2020覆蓋。該光阻層圖案化以保護位于每一選擇閘線140一側的氮化硅層1910的部分。圖20B(俯視圖)說明光阻屏蔽2020位置，與示于圖2的圖案相關。光阻層2020覆蓋于控制閘線170預定的位置上，且暴露出介于相連的選擇閘線140間的區域，其中控制閘多晶硅層170將被移除。光阻屏蔽2020的縱向邊緣可位于選擇閘線140的任何位置，精確的屏蔽對準因此于此數組區域中并非是決定性的(critical)。
光阻層2020不遮蓋周邊區域1512。
通過光阻層2020暴露出的氮化硅層1910與抗反射層2010被蝕刻掉。光阻層2020與抗反射層2010剩余的部分于是移除了，此結果的內存數組結構示于圖21(X-X’剖面)。氮化硅層1910保護多晶硅層170位于凹洞1810底部的寬度W1部分(圖18，圖21)。
氮化硅層蝕刻移除了周邊區域的氮化硅層1910，此周邊區域變成如圖17B所示。
數組及周邊區域的二氧化硅層1710利用覆毯式蝕刻法(blanket etch)蝕刻，其所得結構如圖22A(X-X’剖面)及圖22B(周邊)所示。
然后，此晶圓以一光阻層涂布(無圖標)，光阻層圖案化以覆蓋周邊區域。光阻層并無覆蓋內存數組。多晶硅層170以氮化硅層1910做為屏蔽，于數組區域蝕刻。此蝕刻對二氧化硅具選擇性，因此此蝕刻止于ONO層1510，其所得結構如圖23所示(X-X’剖面)。
ONO層1510與多晶硅層160于數組區域，以氮化硅層1910為屏蔽進行蝕刻。ONO層1510、多晶硅層160自未被氮化硅層1910覆蓋的地方完全移除，見圖24(X-X’剖面)。氮化硅層1910、810、1030，可在ONO層1510蝕刻時部分移除。浮置閘160與控制閘線170，在此步驟的結束時完全地定義，且如圖2與圖3所示。控制閘線170的頂端表面的寬度為W1，定義如上述，相關的圖標請見圖18。
圖24的內存具有一可信頼的側壁絕緣，其一方面介于選擇閘140間，另一方面介于浮置閘160與控制閘170間。此絕緣藉由二氧化硅層1010及氮化硅層1030提供。就這點來說，圖24的結構與前述Naruke等人所著的文章中的內存比較，是較有利的。在Naruke等人的內存中，浮置閘與控制閘最初形成一堆棧結構。然后，選擇閘形成以做為一側壁間隙壁。形成一個好的側壁絕緣于浮置閘與控制閘的堆棧結構上是有問題的，因為浮置閘與控制閘層會有肩部(shoulders)，突出于堆棧結構外。此側壁絕緣會在肩膀上變薄。好的側壁絕緣形成于圖24的選擇閘140側壁上會更為容易，這是因為選擇閘沒有與其它的導電層堆棧在一起。然而本發明并不受限于圖24的實施例，或限制于該實施例，其中選擇閘并無與其它導電層堆棧。
在形成堆棧的浮置閘與控制閘之前，先形成選擇閘的其它優點敘述于下如果浮置閘與控制閘的堆棧先形成，浮置閘與控制閘層的蝕刻會損傷半導體基板120的主動區域(例如，假設浮置閘與控制閘以多晶硅制成的情況下)。此主動區域的損傷可能會阻礙選擇閘介電層130的形成。
同時，在某些實施例中，選擇閘介電層130為一熱形成的二氧化硅層，若浮置閘與控制閘先形成，則形成二氧化硅層130的熱氧化的過程，會氧化浮置閘與控制閘的邊緣，此非所希望的。更進一步地，在某些實施例中，二氧化硅層130會較浮置閘的介電層150厚，因此，在制程中早形成二氧化硅層130是較佳的。
在多晶硅層160的蝕刻后，保護周邊區域的光阻層也被移除了，保留的周邊區域如圖22B所示。多晶硅層170暴露且可于周邊摻雜。于下述的源極/汲極布置時，NMOS晶體管閘極可摻雜N型，PMOS晶體管閘極可摻雜P型。
晶圓以光阻層2502涂布(圖25)，此光阻層圖案化以定義周邊晶體管閘極。光阻層2502覆蓋內存組，暴露的多晶硅層1170蝕刻掉，光阻層2502移除。
晶圓以光阻層2620涂布，此光阻層圖案化以暴露源極線178(圖25A，X-X’剖面；以及圖25B，無介電層的數組的俯視圖)。每一源極線178穿越介于兩個相連的控制閘線170間的內存數組，且在結合兩條控制閘線的兩個列提供一源極/汲極區域予每一存儲單位。
光阻層屏蔽2620的對準并非是決定性的，此是由于此屏蔽開口的左與右邊緣，可以被定位于各個選擇閘線140或控制閘線170的任何地方。
光阻層2620覆蓋周邊區域。
二氧化硅層220在藉由屏蔽2620暴露的區域，即源極線178的區域，于隔離溝渠220T外蝕刻，此蝕刻移除了源極線上方的主動區域的二氧化硅層150。然后，源極線178的布植(N+)利用相同的屏蔽完成。在某些實施例中，此為高能量、高劑量布置，其可能優于利用低能量、低劑量、大角度的布置(例如，此角度可為10°至30°)，以達到0.1μm～0.2μm的源極線擴散深度。
在一可選擇的實施例中，光阻屏蔽2620形成，然后一高能量的N+布置，在蝕刻掉二氧化硅層220前完成。然后，二氧化硅層220利用相同的屏蔽于溝渠外蝕刻。然后，另一低能量N型布置利用相同的屏蔽完成。第一次(高能量)布置在溝渠至少需由二氧化硅層220部分封鎖住，以避免源極線178與N型隔離區域604短路(圖6)，見上述的美國專利第6,355,524號。
光阻層2620移除，晶圓以光阻層2720涂布(圖27)，此光阻層圖案化以暴露整個數組區域，且同時暴露周邊的NMOS晶體管區域。圖27顯示一具有一P型井區1522P的周邊的NMOS晶體管區域1512N，與一具有一N型井區1522N的周邊的PMOS晶體管區域1512P。井區1522N、1522P為井區1522的兩個井區，大致地顯示于圖15。在集成電路上可有許多的區域1512N，1512P，光阻層2720覆蓋PMOS晶體管區域1512P，進行一N型布置(N-)，以為NMOS晶體管源/汲極區域2730N形成輕摻雜汲極(LDD)的延長部分。此布置同時摻雜周邊的NMOS晶體管。光阻層2720可以、也可以不覆蓋內存數組。若光阻層2720無覆蓋數組，此布置提供了附加的摻雜予源極線178，且也摻雜了位線區域174(如圖29A)。
光阻層2720移除，且另一光阻層2820(圖28)形成于晶圓。光阻層2820圖案化，以覆蓋NMOS周邊的晶體管區域1512N及數組區域。進行一P型布置(P-)，以為PMOS源/汲極區域2730P，形成輕摻雜汲極的延長部分，且摻雜周邊的PMOS晶體管的閘極。
光阻層2820移除，一薄二氧化硅層2904(圖29A，X-X’剖面；以及圖29B，周邊區域)利用任何合適的技術沉積于此結構(例如，乙氧基硅烷處理(TEOS)、高溫氧化處理(HTO)、快速熱氧化處理(RTO))。一二氧化硅層2904的示范性厚度，于半導體基板120與多晶硅層170的硅表面為200～300。若二氧化硅層2904熱沉積(例如以快速熱氧化處理，RTO)，則于氮化硅層表面的二氧化硅層將變得更薄。
一氮化硅薄層2910沉積，且無使用屏蔽進行異向性的蝕刻，以于周邊晶體管的閘極上形成側壁間隙壁。間隙壁2910同時形成于存儲數組。二氧化硅層2904做為一蝕刻終止層，其作用為保護半導體基板120與周邊多晶硅閘極170的頂端表面。此晶圓以一光阻層2920(圖29B)涂布。此光阻層圖案化，以覆蓋PMOS的周邊區域1512P，但暴露出NMOS的周邊區域1512N及內存數組。進行一N+布植，以為周邊的NMOS晶體管，創造低摻雜汲極結構，提高在周邊的NMOS晶體管閘極與源極線區域178的摻雜濃度，且摻雜位線區域174。圖29C為所得內存數組結構的俯視圖。浮置閘、控制閘與選擇閘，與覆蓋于其上的氮化硅層屏蔽此布置，因此于此數組區域不需附加的屏蔽。
光阻層2920移除，此晶圓以一光阻層3020涂布(圖30)，此光阻層圖案化以覆蓋NMOS周邊區域1512N及內存數組，但暴露出PMOS周邊區域1512P。進行一P+布置，以為PMOS晶體管形成低摻雜結構，且于PMOS晶體管閘極增加摻雜的濃度。
此內存的制造可利用已知的技術完成。在圖31的實施例中，層間介電層3104(inter-level dielectric)沉積于晶圓上，接觸窗開口蝕刻于介電層3104、2904、150，以使位線區域174暴露出。一導電層3110沉積，且圖案化以形成位線。此位線接觸位線區域174。若介電層3104、2904、150是由氧化硅形成，則定義接觸窗開口的屏蔽(無圖標)的對準，并非為決定性的，此是由于選擇閘140被氮化硅層2910、1030保護住了。
圖32為一數組實施例的電路圖，此為一或非數組(NOR array)，為上述美國專利第6,355,524號的類型。每一位線3110由兩欄的存儲單元3210分享。一存儲單元3210，可利用熱電子注入法，自存儲單元的信道區域(存儲單元的浮置閘與選擇閘下方的半導體基板120的P型區域)至浮置閘160來設定程序。此存儲單元可利用富爾諾罕電子穿隧(Fowler-Nordheim tunneling of electrons)，由浮置閘160至源極線區域178或信道區域抹除。
本發明不限制于此抹除或程序技術，或該或非存儲數組(NOR array)。本發明不限制于上述的數組建構。例如，源極線可形成自一層，此層覆蓋于半導體基板120，且接觸源極線基板區域178；源極線不需通過隔離溝渠。同時，基板隔離區域220也不需橫越整個數組。如圖32，基板隔離區域在源極線178被阻斷，介電層220不需在源極線摻雜前，于溝渠外進行蝕刻。淺溝渠隔離法，可以局部氧化制程(LOCOS)或其它隔離方法取代，此方法可為已知的或將發明的。本發明可應用于多層(multi-level)單元內存(于內存中的單元可儲存多層信息位)。本發明不限制于任何特別的制造過程、步驟、材料或敘述于上的其它特別點。本發明不限制于輕摻雜汲極或其它周邊結構。
凡精于此項技術人員可依據本發明的上述實施例說明而作其它種種的改良及變化。然而這些依據本發明實施例所作的種種改良及變化，均應屬于本發明的精神及所界定的專利范圍內。
權利要求
1.一種制造集成電路的方法，該集成電路包括一非揮發性內存，該內存包含一個數組的非揮發性存儲單元，而該集成電路包含一含有此數組的數組區域，該數組的每一存儲單元具有一導電浮置閘及一第一導電閘使彼此絕緣，其中該方法包括步驟(a)于一半導體基板形成一個或多個基板隔離區域在該半導體基板的主動區域之間，每一個該基板隔離區域為一突起于該半導體基板上的介電區域；(b)形成一個或多個導電線G1，每一導電線G1覆蓋于至少一主動區域，其中每一第一導電閘包含一導電線G1的一部分；(c)形成一導電層在該第一導電線及該基板隔離區域，其中每一浮置閘包含該導電層的一個部分；以及(d)部分移除該導電層，以使該基板隔離區域暴露出，且至少由每一導電線G1的一部分移除導電層。
2.如權利要求1所述的方法，其中該步驟(d)的終止與檢測出該基板隔離區域暴露的時間相關。
3.如權利要求1所述的方法，其中每一基板隔離區域穿越該內存數組，且每一導電線G1通過多個基板隔離區域。
4.如權利要求1所述的方法，其中每一導電線G1的頂端表面是平坦的，但在基板隔離區的每一導電線G1的底部表面是上下起伏的。
5.如權利要求1所述的方法，該方法還包括步驟在形成該導電層前，先形成一介電層在每一導電線G1的側壁上，以絕緣該導電線G1與該浮置閘。
6.如權利要求5所述的方法，其中每一存儲單元還包含一第二導電閘，其與該第一導電閘及該浮置閘絕緣，且該方法還包含步驟(e)在該步驟(d)之后，形成一介電層D1于該導電層；(f)形成一層G2于該介電層D1上，其中每一第二導電閘包含該層G2的一部分；(g)部分移除該G2層與該FG層，以形成該浮置閘，且自該層G2為第二導電閘形成一或多個導電線，其中每一第二導電閘包含一導電線的一部分，其自該層G2形成。
7.如權利要求6所述的方法，其中該步驟(f)中，該層G2形成，以使一部分P1突起于每一導電線G1；且該步驟(g)包含(g1)形成一層L1于該層G2，以使該層G2的突起部分P1暴露出，且不完全被該層L1覆蓋；(g2)以對該層L1具選擇性地移除部分該層G2，以形成凹洞于突起部分P1的位置；(g3)形成至少一層L2于該凹洞；以及(g4)以對該層L2具選擇性地移除至少部分的該層L1與該層G2。
8.如權利要求7所述的方法，其中該步驟(g1)包含形成該層L1于整個該層G2；以及平坦化該層L1以暴露出該突起部分P1。
9.如權利要求7所述的方法，其中該步驟(g3)包含步驟形成該層L2于整個該層L1；以及部分移除該層L2，以暴露出該層L1，但保留該層L2于該凹洞中。
10.如權利要求7所述的方法，其中每一線G1穿越該數組區域，且通過一或多個基板隔離區域，且該方法還包含步驟(h)在步驟(g4)進行之前，形成一屏蔽于該層L2，且通過該屏蔽的一或多個開口移除該層L2，以便移除該層L2于每一線G1的一邊，但不于另一邊，其中該另一邊即每一線G1的相反側，則該層L2沿著該線G1延伸于該線G1的相反側，穿過該數組區域。
11.如權利要求10所述的方法，其中在步驟(f)中，該層G2形成于一集成電路的周邊區域，于周邊的晶體管閘極的位置上，每一周邊的晶體管閘極包含該層G2的一部分，且該層G2包含半導體材料；在步驟(g1)中，該層L1形成于該層G2上于該周邊區域；在步驟(g3)中，該層L2形成于該層G2上于該周邊區域；在一或多個該步驟(g1)、(g3)、(g4)及(h)，該層L1與該層L2自該周邊晶體管閘的位置上移除；以及該方法還包含步驟；(i)導入一摻雜至至少一周邊晶體管的一區域，以同時摻雜該晶體管的閘極與該晶體管的源/汲極區域。
12.如權利要求11所述的方法，其中該步驟(i)包含步驟導入一N型摻雜至至少一周邊的NMOS晶體管的一個區域，以同時摻雜該NMOS晶體管的閘極與該NMOS晶體管的源/汲極區域；以及導入一P型摻雜至至少一周邊的PMOS晶體管的一個區域，以同時地摻雜該P MOS晶體管的閘極與該PMOS晶體管的源/汲極區域。
13.一種制造一集成電路的方法，該集成電路包含一非揮發性內存，該內存包含一數組的非揮發性存儲單元，該集成電路包含一含有該數組的數組區域，該數組中的每一存儲單元具有一第一導電閘，該方法包含步驟(i)形成一或多個導電線G1，其中每一第一導電閘包含一線G1的一部分；(ii)形成一層于該第一導電線上，每一存儲單元具有至少一導電閘，該導電閘包含該層的一部分，該層形成于此步驟(ii)，形成于此步驟(ii)的該層，具有一部分P1突起于每一導電線G1上；(iii)形成一層L1于形成于該步驟(ii)的該層，以使該步驟(ii)中的該層的突起部分P1暴露出來，且不被該層L1完全覆蓋；(iv)對該層L1具選擇性地移除部分該步驟(ii)所形成的該層，以于該突起部分P1的位置上形成凹洞；(v)形成至少一層L2于該凹洞；以及(vi)以對該層L2具選擇性地移除至少部分的該層L1及形成于該步驟(ii)的該層。
14.如權利要求13所述的方法，其中該步驟(ii)中的該導電閘為一控制閘。
15.如權利要求13所述的方法，其中該步驟(iii)包含步驟形成該層L1在整個形成于該步驟(ii)的該層；以及平坦化該層L1，以使該突起部分P1暴露出。
16.如權利要求13所述的方法，其中該步驟(v)包含形成該層L2于整個該層L1；以及部分移除該層L2以暴露出該層L1，但保留該凹洞中的該層L2。
17.如權利要求13所述的方法，其中每一線G1穿越該數組，且該方法還包含步驟(vii)于該步驟(vi)前，形成一屏蔽于該層L2上，且通過該屏蔽上的一或多個開口，移除該層L2，以便移除該層L2于每一線G1的一邊，但不于另一邊，其中該另一邊為每一線G1的相反側，該層L2沿著該線G1延伸于該線G1的該相反側，穿越該數組區域。
18.如權利要求17所述的方法，其中于該步驟(ii)中的該層，形成于該集成電路的周邊區域，周邊晶體管閘的位置上，每一該周邊晶體管閘包含該步驟(ii)中的該層的一部分，以及該步驟(ii)中的該層包含半導體材料；該步驟(iii)中，該層L1形成于該周邊區域的該步驟(ii)中的該層上；該步驟(v)中，該層L2形成于該周邊區域的該步驟(ii)中的該層上；在一個或多個該步驟(iii)、(v)、(vi)與(vii)，該層L1與該層L2自該周邊晶體管閘的位置上移除；以及該方法還包括步驟(viii)導入一摻雜至至少一個周邊晶體管的一個區域，以同時地摻雜該晶體管的閘及該晶體管的源/汲極區域。
19.如權利要求18所述的方法，其中該步驟(viii)包含導入一N型摻雜至至少一周邊的NMOS晶體管的一個區域，以同時地摻雜該NMOS晶體管的閘及該NMOS晶體管的源/汲極區域；以及導入一P型摻雜至至少一周邊的PMOS晶體管的一個區域，以同時地摻雜該PMOS晶體管的閘及該PMOS晶體管的源/汲極區域。
20.一種集成電路，該集成電路包含一非揮發性存儲單元，該集成電路包含一半導體基板；一第一介電區域在該半導體基板上；一第一導電閘在該第一介電區域上，該第一導電閘為該存儲單元的一部分；一第二介電區域于該半導體基板上；一導電浮置閘在該第二介電區域上，該浮置閘為該存儲單元的一部分；一介電層，該介電層包含一連續圖案，此圖案覆蓋于該浮置閘，且也覆蓋于該第一導電閘；以及一第二導電閘，覆蓋于該介電層的該連續圖案，且也覆蓋于該浮置閘，但不覆蓋于該第一導電閘，其中該介電層的該連續圖案，呈現于該浮置閘與該第二導電閘之間，該第二導電閘成為該存儲單元的一部分，該第二導電閘與該第一導電閘絕緣。
21.如權利要求20所述的集成電路，其中該介電層的該連續圖案，使該第二導電閘與該浮置閘及該第一導電閘絕緣。
22.如權利要求20所述的集成電路，其中該浮置閘并無覆蓋于第一導電閘上。
23.如權利要求20所述的集成電路，其中該存儲單元還包含該半導體基板的一第一導電型的二個源/汲極區域，及該半導體基板的一第二導電型的一信道區域，該信道區域延伸于該第一導電閘與介于兩個源極汲極區域的該浮置閘的下方。
24.如權利要求20所述的集成電路，其中該介電層的連續圖案覆蓋于整個浮置閘及該第一導電閘的一部分，但非整個第一導電閘。
25.如權利要求20所述的集成電路，其中該介電層包含一氮化硅層。
26.如權利要求20所述的集成電路，其中該介電層包含一氧化硅層與一在該氧化硅層上的氮化硅層，該氮化硅層與該氧化硅層均覆蓋于該浮置閘與至少一部分的該第一導電閘。
27.如權利要求20所述的集成電路，其中該介電層為ONO層。
28.如權利要求20所述的集成電路，其中該存儲單元為多個存儲單元之一；其中該半導體基板包含介于該半導體基板主動區域間的多個基板隔離區域，每一基板隔離區域為一突出于該半導體基板上的介電區域；其中每一存儲單元包含一第一介電區域，該第一介電區域位于半導體基板的主動區域；其中該第一導電閘為一導電線G1的一部分，該導電線G1通過多個基板隔離區域及第一介電區域，且提供第一導電閘予每一存儲單元；其中每個存儲單元包含了一位于該半導體基板上的一第二介電區域，以及一位于該第二介電區域的一導電浮置閘；其中該介電層的連續圖案覆蓋于該存儲單元的該浮置閘與該第一導電閘上；其中該第二導電閘為一導電線G2的一部分，該導電線G2提供第二導電閘予該存儲單元，其中該線G2穿越多個基板隔離區域，且覆蓋于該浮置閘但不覆蓋于該線G1，其中該介電層的該連續圖案呈現于每一浮置閘及該線G2之間，該線G2與該線G1絕緣。
29.如權利要求28所述的集成電路，其中該浮置閘并無覆蓋于該線G1上。
30.如權利要求28所述的集成電路，其中該多個存儲單元為在一存儲數組的一列存儲單元，該存儲數組具有多個列的非揮發性存儲單元；其中每一存儲單元包含一位于該半導體基板主動區域的一第一介電區域；其中該線G1為多個導電線G1之一，每一導電線G1通過多個基板隔離區域及至少一列的存儲單元的該第一介電區域，且提供第一導電閘予至少一列的存儲單元的每一存儲單元。其中每一存儲單元包含該半導體基板上的一第二介電區域，以及一位于該第二介電區域上的浮置閘；其中該介電層的該連續圖案為該介電層的多個連續圖案之一，其中每一連續圖案覆蓋于至少一列的存儲單元的該浮置閘與該第一導電閘；其中該導電線G2為多個導電線G2之一，每一線G2提供第二導電閘予至少一列的存儲單元，其中每一線G2穿過多個基板隔離區域，且覆蓋于至少一列的存儲單元的該浮置閘，但不覆蓋于該存儲單元的對應列的該線G1之上，其中為每一線G2，一介電層的對應的連續圖案呈現于該線G2與該浮置閘，該浮置閘被該線G2覆蓋于其上，該線G2與對應線G1絕緣。
31.如申權利要求30所述的集成電路，其中該浮置閘無覆蓋于該線G1上。
32.一集成電路，該集成電路包含一非揮發性內存，該非揮發性內存包含一半導體基板；多個半導體基板隔離區域，該隔離區域位于該半導體基板上，且介于該半導體基板的主動區域之間，每一基板隔離區域為一介電層，該介電層突起于該半導體基板上；多個導電線G1，每一導電線G1至少覆蓋于一主動區域，每一第一導電閘包含一線G1的一部分，每一線G1與該半導體基板絕緣，其中該線G1的頂端表面為平坦的，但該基板隔離區域的該線G1的底部為高低起伏的；一介電層于該線G1的側壁上；多個導電浮置閘相連該介電層于該線G1的側壁上，該浮置閘與該線G1及該半導體基板絕緣，每一浮置閘延伸于相連的基板隔區域之間；以及多個導電線G2，每一導電線G2至少覆蓋于一對應線G1的側壁，且沿該側壁延伸于多個浮置閘，每一線G2與對應線G1及下方的浮置閘絕緣。
33.如權利要求32所述的集成電路，其中該內存包含一數組區域，該數組區域包含一數組的該浮置閘，且每一基板隔離區域穿越整個數組區域。
全文摘要
一種非揮發性內存及其制造方法，其基板隔離區形成于半導體基板上并突出于基板介電區域。然后選擇閘線形成。后一浮置閘層沉積并進行蝕刻，直至基板隔離區暴露，且浮置閘層至少自選擇閘線的一個部分移除。介電層形成于浮置閘層上，且控制閘層沉積并向上突出于每一選擇閘線上，突出部獨立地定義控制閘于任何微影對準中，浮置閘然后獨立地定義于微影對準，而非涉及圖案化基板隔離區域與選擇閘線的對準。介電層具有一連續圖案并覆蓋于浮置閘和選擇閘上。控制閘覆蓋于浮置閘和介電層的連續圖案上，但不覆蓋于選擇閘上。選擇閘線穿過基板隔離區域，每一選擇閘線具有平坦的頂端表面，但位于基板隔離區域的選擇閘線的底面為高低起伏的。
文檔編號H01L29/792GK1514485SQ200410001648
公開日2004年7月21日 申請日期2004年1月9日 優先權日2003年3月19日
發明者逸 丁, 丁逸 申請人:臺灣茂矽電子股份有限公司