專利名稱：用于較高雪崩電壓操作的具有外延層的瞬態電壓抑制器的制作方法
技術領域：
本發明總的來說涉及瞬態電壓抑制器(TVS)，且更加具體地涉及一種用于辦公設備、照明鎮流器和高亮度放電燈或基于微處理器設備的雪崩擊穿二極管(ABD)。
背景技術：
越來越多地采用小電子元件來制造通訊設備、計算機、家庭立體聲放大器、電視和其它電子器件，而小電子元件非常容易受到電能浪涌(surge)(即，瞬態過壓)的損傷。在功率和傳輸線電壓中的電涌變化就會嚴重損傷和/或損壞電子器件。此外，修復和替換這些電子器件非常昂貴。因此，就需要一種保護這些元件免受電源浪涌的經濟方法。已經開發了公知的瞬態電壓抑制器(TVS)的器件，以保護這些類型的設備免受這種功率浪涌或瞬態過壓。采用典型為與分立基準電壓二極管類似的分立器件的這些器件，來在瞬態到達并潛在損壞集成電路或類似結構之前，抑制在電源等中的瞬態高壓。
在半導體浪涌抑制器中使用p-n結，有時通過使給定導電類型的層擴散進入相反導電類型的襯底來形成結。雖然這種器件令人滿意地用于許多應用，但也存在許多問題。例如，電壓均勻性和功率處理能力就不總是令人滿意。特別地，作為關鍵的用戶指定(customer-specified)參數的擊穿電壓實質上就會隨器件發生改變，就會產生用戶允許承受之外的擊穿電壓中的實質波動。因為當襯底為高電阻率區(即，低摻雜濃度)時擊穿電壓產生于該襯底中并且通常難于精確控制襯底和從中獲得的晶錠的電阻率，所以這些波動就會上升。結果，這種器件的制造產量就相對低。而且，由于擊穿趨向于在結的終止區附近產生，所以就可以限制可達到的擊穿電壓值，導致較高的電場在器件邊緣上升，使器件的鈍化不太有效。從表面處的高電場中會產生另一個問題，其降低了擊穿電壓同時增大了它的波動，并且還在擊穿電壓附近增加了漏電流。因為電壓箝位比與器件的串聯電阻有關，串聯電阻又與器件的高電阻率區(例如，它的N-區)的厚度有關，因此就會對電壓箝位比的值產生不利影響。因此，該器件就具有比期望的箝位電壓更高的箝位電壓。
發明內容
本發明提供一種半導體器件，該半導體器件包括重摻雜的第一導電類型的第一層，該第一層具有體區部分和在該體區部分之上設置的臺階部分。在該第一層的該臺階部分上淀積第二導電類型的第二層，以在其間形成p-n結。該第二層比該第一層更加輕的摻雜。在該第二層上形成第二導電類型的接觸層。第一和第二電極分別電接觸該第一層的體區部分和該接觸層。
根據本發明的一個方面，在該臺階部分的側壁上形成鈍化層。
根據本發明的一個方面，通過化學氣相淀積來淀積該第二層。
根據本發明的一個方面，該臺階部分是具有正傾斜角的錐形。
圖1示出了用作瞬態電壓抑制器的常規硅二極管芯片的剖面圖。
圖2示出了在圖1中所示的相同層結構但具有正傾斜角的硅二極管芯片的終止區。
圖3示出了根據本發明而構成的硅二極管芯片的剖面圖。
圖4a到4d示出了一系列工藝步驟，可以采用該一系列工藝步驟來制造圖3中所示的硅二極管芯片。
圖5示出了用于例如圖3中所示的電壓抑制器的電流-電壓曲線。
具體實施例方式
現在，參照圖1，圖1示出了現有技術的在硅芯片10上形成的硅二極管。通常采用該器件來作為瞬態電壓抑制器。在制造中，開始的晶片典型為足夠大以便可容納多個這種芯片，并且在每個晶片中并行處理多個芯片。隨后切割晶片，形成單個小塊或芯片，每個外殼包封一個或多個二極管器件。在大多數情況下，為方便描述本發明，好像在每個晶片中制造單個器件。
硅芯片10包括一個體區部分或形成芯片10的該體區的襯底11。它典型為相對高電阻率的材料，無論n-型或p-型導電類型都可以。在圖1中，體區部分11是n-型導電類型。眾所周知，這種高電阻率的體區部分11的電阻率主要決定該二極管的擊穿電壓，電阻率越高，擊穿電壓就越高(假設體區部分11足夠寬以便承受該擊穿電壓)。芯片10包括其上形成有擴散的頂層13的臺階部分12，頂層13為重摻雜且為與體區部分11的導電類型相反的導電類型。即，在圖1中，頂層13的導電類型為p+型。通過錐形側壁12A來限定臺階12的邊緣。頂層13和體區部分11形成整流p-n結14，其延伸到該臺階的側壁12A。該芯片的底部表面典型包括接觸層15，接觸層15為相同的導電類型但具有比體區部分11更低的電阻率。與擴散頂層13類似，通過將適合的雜質擴散進入襯底11來形成接觸層15。接觸層15容易與體區部分11形成低阻歐姆連接。典型為金屬的導電層分別對相對的擴散層13和15提供電極連接16A和16B。一種或多種電介質的鈍化層18沿著臺階部分的側壁且通常部分地在層13的頂表面的邊緣之上延伸，以便減少邊緣擊穿效應。臺階12的側壁12A為錐形，以便易于被鈍化層18覆蓋。典型地，通過在溝槽的中間切割來使各個芯片從晶片分離，每個芯片保留有比芯片的其他部分更薄的外緣部分19。
圖1中所示的臺階結構是一種通用裝置，用于因多種原因而提供具有適當的邊緣終止區的器件。相對簡單的工藝，從而導致低制造成本并易于鈍化。然而，這種結構的一個問題是當到達器件的擊穿電壓時，擊穿就會趨向于在器件邊緣附近產生、而不會在體區中產生。體區中的擊穿優于在器件的邊緣處的擊穿，因為在體區中比在表面處存在更少的缺陷，由此當在體區中產生擊穿時擊穿將更加穩定且可預測，并且使器件更加易于鈍化和可以處理更大的能量。圖1中所示的結構的另一個問題是高電阻率區更寬，其需要承受反向電壓，該反向電壓不必要地加到串聯電阻值上，并從而增加了箝位電壓Vc。
本發明者認識到，無論擊穿在器件的邊緣處或在體區中發生，都部分依賴于所謂的臺階側壁的傾斜角。在進一步說明傾斜角和產生擊穿的位置之間的關系之前，將參照圖1和2來限定傾斜角。作為在此采用的傾斜角，傾斜角是指斜面和水平線之間的角度且傾斜角橫跨形成p-n結的區域11和13中更加重摻雜的一個區域(在量級上無數學符號)。90度或更小的傾斜角表示負傾斜角，而大于90度的傾斜角表示正傾斜角。例如，在圖1中，由于頂層13比區域11更加重摻雜，因此示出傾斜角θ為橫跨頂層13。而且，由于傾斜角小于90度，因此該傾斜角為負。另一方面，圖2示出了與在圖1中所示的相同結構層的硅芯片的終止區，但其中傾斜角為正。
現在，將用上述方式限定的傾斜角來更加全面的說明本發明。具體地，本發明者已經確信，如果傾斜角為負，那么擊穿通常產生在器件的邊緣處，相反如果傾斜角為正那么擊穿就會在體區中產生。就是說，在圖2所示的結構中將發生體擊穿，而將在圖1所示的結構的邊緣處發生擊穿。由于這種原因，圖2中所示的結構就優于圖1中所示的結構。
因為在結的一側上的耗盡區中的電荷必須與結的另一側上的電荷平衡，因此如果傾斜角為正，擊穿就會更易于在體區中產生。為了達到此目的，高電阻率區中的耗盡區就朝向具有負傾斜角的結彎曲、且彎曲遠離具有正傾斜角的結(比較圖1和3中所示的耗盡區D)。這種彎曲的結果，對于正傾斜角，邊緣附近的耗盡區就會更寬。由于電壓大部分發生在耗盡區中，對于給定電壓，在耗盡區較寬時峰值電場將會更低(由于E＝V/W，其中V＝電壓，W＝耗盡區寬度)。因此，當傾斜角為正時，在體區中將會更快達到臨界電場。
遺憾的是，因為典型地通過蝕刻工藝來形成傾斜，而這種蝕刻工藝更加自然地產生圖1中所示的傾斜，因此就難于在實際中制造圖2中所示的傾斜斜率。同樣地，更加難于獲得具有圖2中所示結構的適當的鈍化覆蓋物。因此，理想地，硅芯片應當具有圖1中所示傾斜的傾斜角，但具有圖2中所示的正傾斜角。以下將詳細地進行說明，本發明者已經開發了一種滿足這種需要的結構和形成此結構的方法。
圖3示出了根據本發明的硅芯片310。芯片300包括p+型體區部分或襯底311，在臺階部分312上形成的n-型頂層313和在頂層313之上設置的n+型接觸層315。芯片300有利地具有正傾斜角的臺階側壁，該正傾斜角易于通過蝕刻工藝來形成。此結構不同于圖1中所示的結構之處在于，襯底311現在比頂層313在量上更加重摻雜，并且相對于圖1顛倒了導電類型。結果，由于在臺階側壁312A和水平線之間橫跨重摻雜襯底的傾斜角為鈍角，因此傾斜角為正。
如上所述，典型通過將適合的雜質擴散進入襯底11來形成在現有技術的圖1的器件中所示的頂層13。本領域普通技術人員應當清楚，當將給定導電類型的層擴散進入相反導電類型的襯底時，通常不會重摻雜襯底，因為對于重摻雜的襯底需要補償的大量雜質不能容易地容納在襯底晶格中。由于此原因，硅芯片的制造通常就開始于輕摻雜的襯底(任何導電類型)，以致擴散頂表面層13可以更加容易地擴散進入輕摻雜的襯底。然而，因為圖3中所示的本發明的硅芯片采用重摻雜的襯底，所以由于上述原因，它就難于通過擴散工藝來制造。因此，本發明就需要不同的制造工藝。
現在，將參照圖4a到4d來說明用于形成本發明的硅芯片的工藝，圖4a到4d示出了它的各個制造步驟下的硅芯片500。
圖4a說明了開始晶片511的一部分，在其中形成圖3中所示類型的單個芯片500。為了典型應用，開始材料為相對重摻雜的單晶硅，可以為n+或p+型導電類型。為了說明目的，假設晶片511為p+型導電類型。
在圖4b中，在開始晶片511的上表面上生長外延n-型表面層513，以形成整流p-n結514。可以通過本領域普通技術人員公知的任何技術來生長外延表面層513，包括(但不限于)化學氣相淀積等。在圖4c中，通過將適當的雜質擴散進入外延層513來形成n+型接觸層515。作為替換，可以在通過外延層513之上淀積附加的外延層來形成接觸層515。
圖4d示出了已經形成了溝槽(或溝)555之后的芯片500，溝槽555限定出中央臺階512，其中包含整流結514。臺階512在由溝槽555限定的側壁512A處終止。有利地，通過用濕法腐蝕各向同性地蝕刻溝槽555，以形成臺階512的側壁512A。如上所述，傾斜的側壁促進了其上淀積的任何層的良好覆蓋。以常規方式通過不蝕刻光刻膠掩模區、在將芯片500暴露于濕法蝕刻劑之前來定位出溝槽555。溝槽的深度必須足夠，以便如圖所示，結514終止于臺階512的側壁512A。
一種或多種電介質的鈍化層518沿著臺階512的側壁512A延伸且通常在接觸層515的邊緣之上延伸。例如，可以由氮化硅、二氧化硅、半絕緣多晶硅、硅酸鹽玻璃或它們的組合物來形成鈍化層518。隨后，將器件金屬化，以提供到達接觸層515和體區部分511的電接觸(未示出)。如果由晶片中制造出了許多芯片，那么就將晶片劃片為單個芯片，典型通過在溝槽555的區域處或在相鄰溝槽之間切割晶片實現。雖然典型地在鈍化之后切割晶片，但本發明也可以包括在鈍化之前進行切割的器件。
有關各種處理步驟和各個區域的尺寸的附加內容將落入本領域普通技術人員的范圍，并且細節依賴于制造出的器件的應用。
與圖1中所示的現有技術的硅芯片相反，不是用擴散技術，本發明通過淀積技術來形成頂層513。這就產生優點，因為可以不用考慮晶片襯底511中的雜質水平來形成頂層513。具體地，因為采用生長技術，所以可以重摻雜晶片511，因為當形成頂層513時不需要將雜質擴散進入晶片511，如上所述，將雜質擴散進入晶片511難于在重摻雜的晶片中實現。相應地，因為現在可以重摻雜晶片511，所以就能夠容易地形成具有圖2和3中所示的正傾斜角的芯片，由此就能夠產生體擊穿，而不會在器件邊緣處產生擊穿。
當采用作為瞬態電壓抑制器時，本發明提供許多優點。將參照圖5中說明的電流-電壓曲線來描述本發明的電壓抑制器的工作特性。器件特性典型地按照以下額定值來表示VWM(最大工作電壓)，V(BR)(擊穿電壓)，以及VC(箝位電壓)。最大工作電壓VWM表示由電壓抑制器保護的電路的最大正常工作電壓。擊穿電壓V(BR)表示器件開始傳導大量電流(substantial current)時的電壓，而箝位電壓VC表示器件處于最大額定浪涌電流IPP的最大電壓。選擇的VC值應當低于能夠損壞被保護的電路的最小電壓。
電壓抑制器的品質因數是電壓箝位比，其表示為箝位電壓VC與擊穿電壓V(BR)之比。對于給定的V(BR)，VC應當盡可能低(但應高于V(BR))，以便提供較大的電壓保護。盡管理想的箝位比是一(unity)，但通常箝位比大于1。現在將進行解釋，本發明的器件能夠比圖1中所示的現有技術的器件實現更好的箝位比(即，更加接近一的比值)。本領域普通技術人員應當公知，箝位比與器件的擊穿特性的微分電阻成正比。現在，參照圖1中所示的現有技術，芯片的電阻率主要來自于襯底311的相對厚的體區部分。襯底的這個部分比本發明需要用來承受反向電壓的部分更厚，因為本發明沒有應用擴散頂層13，且由于體區部分311被摻雜為n-型從而具有相對低的雜質濃度，因此它具有相對高的電阻率，由此產生相對高的串聯電阻，從而增加了擊穿特性的斜率并增加了箝位比。另一方面，在圖3中所示的本發明的芯片中，外延層313是高電阻率區。由于在圖3的器件中的高電阻率區顯著地比圖1中的高電阻率區更薄，因此圖3中所示的本發明的芯片就將具有較低的串聯電阻，導致較低的微分電阻，由此產生較低的更加接近一的箝位比。而且，較低的箝位比還將提高器件的制造產量，因為它提供V(BR)可以落入其中的較大范圍，同時仍會使器件在額定峰值脈沖電流IPP下滿足特定的箝位電壓。應當注意，這不是對于低電壓TVS的解決方法，在低電壓TVS中高電阻率區的電阻率并不那么高。由于此原因，與對于頂層使用外延層而非擴散層相關的較高成本通常對低電壓TVS是不合理的。對于高壓(即，電壓大于大約450V)應用，現有技術結構的箝位比就不能接受，因此，在此方面，本發明就具有突出的優點。對于在大約200V-450V之間的電壓，現有技術的器件具有可能存在問題的箝位比，但是，但是一般通過使用具有較大芯片尺寸的器件來彌補這個問題。
本發明的電壓抑制器的另一個優點是它改善了電流處理能力。這可以通過認識到由器件消耗的峰值脈沖功率PPP等于峰值脈沖電流IPP與箝位電壓之積VC來體現。即，PPP＝IPPVC器件消耗的峰值脈沖功率PPP固定且主要由它的熱阻確定，其直接與芯片的頂表面區域和底表面區域相關。而且，對于給定的V(BR)，由于本發明的電壓抑制器改善了箝位比，因此它將具有較低的箝位電壓VC。因此，由于降低了VC，就提高了器件能夠處理的峰值脈沖電流IPP。
因為p-n結采用了在襯底上形成的外延層來代替了擴散層，所以還改善了器件的電流處理能力。與在現有技術的電壓抑制器中采用的擴散層對比，外延層更加均勻且無缺陷。而且，本發明的擊穿電壓主要產生于高電阻率外延層，而不是產生于現有技術器件的高電阻率襯底，如上所述，其比外延層具有更多的缺陷。這種非均勻性和缺陷會導致漏電并在缺陷存在的區域處形成“熱點(hot spot)”。這些“熱點”會導致二極管結燒毀，阻止二極管抑制瞬變。使用正傾斜角通過阻止表面擊穿，還改善了器件的浪涌能力，其中表面是缺陷密度最高的區域。因為電壓在更寬的表面之上擴展，以致電場(V/W)將不會到達它的臨界值，所以正傾斜角就減少了表面擊穿。
總之，本發明提供一種電壓抑制器，該電壓抑制器實現了高擊穿電壓。具體地，對于形成器件p-n結的頂層、通過采用外延層來代替擴散層，以致可以采用較低電阻率的襯底，已經證實擊穿電壓可高達600V。相比之下，圖1中所示的現有技術器件就基本限于大約440V或低于440V的擊穿電壓。
權利要求
1.一種半導體器件，其包括重摻雜的第一導電類型的第一層，其包括體區部分和在所述體區部分之上設置的臺階部分；在所述第一層的臺階部分上淀積的第二導電類型的第二層，以在其間形成p-n結，所述第二層比第一層更加輕的摻雜；在所述第二層上形成的第二導電類型的接觸層；以及第一和第二電極，所述第一和第二電極分別電接觸所述第一層的體區部分和所述接觸層。
2.根據權利要求1的器件，進一步包括在所述臺階部分的側壁上形成的鈍化層。
3.根據權利要求1的器件，其中通過化學氣相淀積來淀積所述第二層。
4.根據權利要求1的器件，其中所述臺階部分是具有正傾斜角的錐形。
5.根據權利要求1的器件，其中所述第二層是外延層。
6.根據權利要求1的器件，其中所述器件的擊穿電壓至少為440V。
7.一種制造半導體器件的方法，包括提供重摻雜的第一導電類型的襯底；在所述襯底上生長第二導電類型的外延層，以形成p-n結，所所述外延層比所述襯底更加輕的摻雜；在所述外延層上形成第二導電類型的接觸層；形成邊緣終止區，p-n結在所述邊緣終止區處終止。
8.根據權利要求7的方法，其中，所述形成該邊緣終止區的步驟包括步驟蝕刻穿通襯底的至少一部分的溝槽，以限定出在其中所述p-n結定位的臺階。
9.根據權利要求7的方法，其中所述臺階是具有正傾斜角的錐形。
全文摘要
一種半導體器件，包括具有體區部分和在該體區部分之上設置的臺階部分的重摻雜的第一導電類型的第一層。在第一層的該臺階部分上淀積第二導電類型的第二層，以在其間形成p－n結。第二層比第一層更加輕的摻雜。在第二層上形成第二導電類型的接觸層。第一和第二電極分別電接觸第一層的體區部分和該接觸層。
文檔編號H01L29/02GK1729557SQ200380101665
公開日2006年2月1日 申請日期2003年10月17日 優先權日2002年10月18日
發明者杰克·恩格, 約翰·諾頓, 勞倫斯·拉泰爾扎, 詹姆斯·海斯, 吉恩－米歇爾·吉約 申請人:通用半導體公司