半導體裝置及其檢驗方法

專利名稱：半導體裝置及其檢驗方法
技術領域：
本發明涉及將邏輯部和存儲部混裝的半導體裝置及其檢驗方法。
背景技術：
專利文獻1 特開平10-65104號公報(圖12)專利文獻2 特開平11-250700號公報專利文獻3 特開2000-57120號公報近年的半導體裝置(LSI)，例如ASIC、微處理器等隨著高集成化，開始將微存儲器(存儲部)與邏輯部一起混裝。存儲器混裝LSI在出廠前要實施動作檢驗，該動作檢驗對邏輯部和微存儲器是否正常工作進行測試，需要一種采用簡單的電路結構縮短微存儲器的檢驗時間的技術。
在存儲器混裝LSI中，微存儲器中的通常動作(寫入動作和讀出動作)根據來自邏輯部的信號來控制。例如，當從邏輯部發出讀出指令時，該指令與地址一起被提供給微存儲器，根據該地址所選擇的數據被從微存儲器輸出到邏輯部。當從邏輯部發出寫入指令時，該指令與地址和數據一起被提供給微存儲器，微存儲器把數據寫入到根據地址所選擇的存儲器區域內。
在這樣構成的存儲器混裝LSI中，作為對微存儲器進行檢驗的方法，以下2種方法是公知的。
第1種方法是不設置專用測試電路，通過邏輯部控制微存儲器的動作來進行檢驗的方法。
第2種方法是內裝專用測試電路，并且設置測試用輸入輸出端子，從測試用輸入端子提供測試用信號來使測試電路動作，而不通過邏輯部來進行微存儲器檢驗的方法。另外，作為測試電路，BIST(built-inself-test內置自測試)電路是公知的。
如第1種方法那樣，在通過邏輯部對微存儲器進行檢驗的情況下，作為邏輯部的動作，必須進行用于進入測試模式的處理等，由于檢驗時間長，導致不實用。因此，在許多存儲器混裝LSI中，如第2種方法那樣設有測試電路的存儲器混裝LSI得到實用。
內裝在存儲器混裝LSI中的測試電路以多路復用器為主體構成，該多路復用器在進行通常動作時，對在邏輯部和微存儲器之間所交換的信號以及從測試用輸入輸出端子提供的測試用信號進行切換。
作為測試用輸入輸出端子，設置有用于輸入輸出在進行通常動作時通過邏輯部控制微存儲器所必需的信號(地址信號、數據信號、以及控制信號)的端子。采用被稱為直接存取的方式，進行微存儲器的檢驗(參照專利文獻1)。在采用直接存取方式進行檢驗的情況下，作為測試信號，需要微存儲器的動作規范所定義的全部信號(地址信號、數據信號、控制信號)。
在專利文獻2中揭示了一種方法，該方法將除了地址信號和數據信號以外的控制信號進行編碼，并把該碼從測試端子提供給測試電路來進行微存儲器的檢驗。
而且，在專利文獻3中揭示了一種技術，該技術具有根據測試進入信號與存儲器直接連接的多個測試用焊盤，通過把這些焊盤集中在芯片的一邊，增加一次可檢驗的芯片數，縮短檢驗時間。
然而，在設有測試電路的以往存儲器混裝LSI中，需要用于對測試碼進行解碼的電路、以及用于提供測試用信號的多個測試用端子。因此，產生的問題是，電路面積增大，使LSI的模具尺寸增大。

發明內容
本發明的目的提供能夠采用簡單的電路結構縮短檢驗時間，抑制檢驗用的電路面積的增加的半導體裝置及其檢驗方法。
在本發明的第1方式中，提供一種半導體裝置，該半導體裝置將邏輯部和存儲部混裝，并具有測試模式。前述存儲部具有動作控制電路，從前述邏輯部接收包含地址、數據和指令的輸入信號，根據前述輸入信號，執行前述數據的讀出/寫入動作；測試用存儲電路，與前述動作控制電路連接，設置在可利用前述地址進行選擇的前述存儲部的存儲區域內，存儲用于選擇前述測試模式的數據；以及寫入電路，與前述動作控制電路和測試用存儲電路連接，根據前述輸入信號，響應于從前述動作控制電路提供的寫入指令，生成用于允許向前述測試用存儲電路寫入數據的控制信號。
在本發明的第2方式中，提供一種微存儲器，該微存儲器與邏輯部一起混裝在具有測試模式的單芯片半導體裝置內。微存儲器具有寄存器區域和存儲器區域；動作控制電路，為了存取前述寄存器區域和存儲器區域而從前述邏輯部接收包含地址、數據和指令的輸入信號，根據前述輸入信號，執行前述數據的讀出/寫入動作；測試寄存器，與前述動作控制電路連接，設置在可利用前述地址進行選擇的寄存器區域內，存儲用于選擇前述測試模式的測試碼；以及寫入電路，與前述動作控制電路和測試寄存器連接，根據前述輸入信號，響應于從前述動作控制電路提供的寫入指令，生成允許向前述測試寄存器寫入數據的控制信號。
在本發明的第3方式中，提供一種半導體裝置的檢驗方法，該半導體裝置將邏輯部和存儲部混裝，該存儲部包含動作控制電路，該動作控制電路從前述邏輯部接收包含地址、數據和指令的輸入信號，執行前述數據的讀出/寫入動作。檢驗方法具有第1步驟，從測試進入端子把測試進入信號提供給前述存儲部；第2步驟，根據前述動作控制電路的寫入動作，把前述數據寫入到設置在可利用前述地址進行選擇的存儲器區域內的測試寄存器內；以及第3步驟，根據寫入在前述測試寄存器內的數據，選擇測試模式來檢驗前述存儲部。
在本發明的第4方式中，提供一種選擇半導體裝置的測試模式的方法，該測試模式用于測試半導體裝置，該半導體裝置將邏輯部和存儲部混裝，該存儲部具有存儲區域，并從前述邏輯部接收地址和數據，其特征在于，該方法具有把由前述地址所指定的測試寄存器設置在前述存儲部的存儲區域內的步驟；把測試進入信號提供給前述存儲部的步驟；與前述測試進入信號對應，由前述地址指定前述測試寄存器的步驟；與前述測試進入信號對應，把用于選擇前述測試模式的數據寫入到前述測試寄存器內的步驟；以及根據寫入在前述測試寄存器內的數據，選擇前述測試模式的步驟。


圖1是根據本發明的一個實施方式的半導體裝置的概略構成圖。
圖2是圖1的半導體裝置的微存儲器的概略方框電路圖。
圖3是表示圖2的微存儲器的存儲器映射的說明圖。
圖4是圖2的微存儲器的測試進入檢測電路的概略電路圖。
圖5是圖2的微存儲器的測試模式選擇電路的概略電路圖。
圖6是圖2的微存儲器的測試碼寫入電路的概略電路圖。
圖7是圖2的微存儲器的測試寄存器的概略電路圖。
圖8是圖2的微存儲器的微I/O選擇器的概略電路圖。
圖9是圖8的微I/O選擇器的模擬開關的概略電路圖。
具體實施例方式
圖1是本發明的一個實施方式的半導體裝置10的概略方框圖。半導體裝置10具有與邏輯部混裝的存儲部(微存儲器)11。在微存儲器11內設置有動作控制電路12，該動作控制電路12根據包含地址、數據和指令的輸入信號執行數據的讀出/寫入動作。在利用輸入信號內所含的地址選擇的存儲區域(地址空間)內設置有測試用存儲電路16，該測試用存儲電路16存儲用于選擇測試模式的數據。寫入電路15響應于從動作控制電路12提供的寫入指令WR，提供允許向測試用存儲電路16寫入數據的控制信號RGT。在測試用存儲電路16中，根據控制信號RGT寫入輸入信號內所含的數據Data。
動作控制電路12是用于根據來自邏輯部的輸入信號存取微存儲器11的寄存器區域和存儲器區域的電路。測試用存儲電路16是設置在寄存器區域內的測試寄存器。即，給測試寄存器16分配與存儲器區域相同的地址空間。在測試寄存器16中，采用與把數據寫入到存儲器區域內時相同的方法寫入測試碼，該測試碼用于選擇測試模式。
測試寄存器16的輸出信號TRG被提供給測試控制電路14，在該測試控制電路14進行解碼。與測試寄存器16的輸出信號TRG對應的規定的測試模式選擇信號Tx從測試控制電路14輸出。
測試控制電路14的測試模式選擇信號Tx被提供給I/O選擇器17。I/O選擇器17根據測試模式選擇信號Tx選擇并輸出多個內部信號中的其中一個。
測試進入信號RTE通過設置在微存儲器11的外部的測試進入端子20被提供給測試控制電路14。測試進入信號RTE具有比微存儲器11的工作電壓高的電壓，在測試控制電路14內設置有用于檢測高電壓的檢測電路。
測試控制電路14檢測出有測試進入信號RTE輸入時，把測試激活信號TESTM提供給測試寄存器16。根據測試激活信號TESTM，可向該測試寄存器16寫入數據。
作為微存儲器11的檢驗方法，具有以下第1～第3步驟。即，在第1步驟，把測試進入信號RTE通過設置在外部的測試進入端子20提供給微存儲器11。在第2步驟，通過動作控制電路12的寫入動作把數據寫入到設置在可利用地址進行選擇的存儲器區域內的測試寄存器16內。在第3步驟，根據測試寄存器16的輸出信號TRG，選擇測試模式來進行微存儲器11的檢驗。
測試進入信號是電壓比微存儲器11的工作電壓高的信號，在第1步驟檢測高電壓信號。在第2步驟寫入到測試寄存器16內的數據是進行了編碼的測試碼，在第3步驟，將測試寄存器16的輸出信號TRG進行解碼。
圖2是微存儲器11的概略方框電路圖。微存儲器11與邏輯部一起裝配在單芯片半導體裝置(LSI)10內。半導體裝置10具有存儲數據的功能以及其它功能(例如，A/D轉換功能)。
在微存儲器11內設置有讀出/寫入動作控制電路12，內部電路13，測試控制電路14，測試碼寫入電路15，測試寄存器16，以及微I/O選擇器17a、17b。
地址/數據/指令等的輸入信號從邏輯部提供給讀出/寫入動作控制電路12。讀出/寫入動作控制電路12根據輸入信號，控制微存儲器11中的數據的讀出和寫入動作。
內部電路13包含存儲數據的多個存儲單元，以及用于存取這些存儲單元的電路(X解碼器、Y解碼器、讀出放大器等)。在本實施方式中，設置在內部電路13內的存儲單元是非易失性存儲單元。
測試進入信號RTE從測試進入端子20被提供給測試控制電路14。測試進入端子20是半導體裝置的封裝引腳(外部端子)。測試進入信號RTE具有比微存儲器11的工作電壓(例如3V)高的電壓(例如10V左右)，并從與測試進入端子20連接的檢驗裝置(圖示略)提供。
測試控制電路14在檢測出高電壓的測試進入信號RTE時，把測試激活信號TESTM提供給測試碼寫入電路15和測試寄存器16。
測試碼寫入電路15從測試控制電路14接收激活信號TESTM，并從讀出/寫入動作控制電路12收到向寄存器的寫入指令WR時，把寫入控制信號RGT提供給測試寄存器16。測試寄存器16響應于控制信號RGT，把輸入信號內所含的數據作為測試碼來存儲。
測試寄存器16把與所存儲的測試碼對應的輸出信號TRG提供給測試控制電路14。測試控制電路14將測試寄存器16的輸出信號TRG進行解碼，選擇測試模式。測試控制電路14把測試模式選擇信號(信號TMRW、TAC、TWLL中的任何一個)提供給讀出/寫入動作控制電路12和微I/O選擇器17a、17b。
此處，測試模式選擇信號TMRW是用于對測試用基準單元的浮動柵極電壓進行調節來實施存儲單元的數據讀出檢驗的信號，測試模式選擇信號TAC是用于實施對流入存儲單元的電流進行測定的檢驗的信號。測試模式選擇信號TWLL是用于實施對字線泄漏進行檢測的檢驗的信號。
讀出/寫入動作控制電路12判定所提供的測試模式選擇信號，把與測試模式對應的信號提供給內部電路13。此處，從讀出/寫入動作控制電路12被提供給內部電路13的信號包含地址、數據和指令。
微I/O選擇器17a根據測試模式選擇信號，把來自內部電路13的信號(存儲單元的讀出數據和內部信號等)作為輸出信號RANAOUT提供給開關21a。微I/O選擇器17b根據測試模式選擇信號，把來自開關21b的輸入信號RANAIN提供給內部電路13。
開關21a、21b設置在微存儲器11的外部，與外部端子22a、22b連接。各外部端子22a、22b與微存儲器11和邏輯部共同使用。即，外部端子22a、22b的連接目的地由開關21a、21b切換到微存儲器11或邏輯部。
圖3示出本實施方式的微存儲器11中的存儲映射圖M。存儲映射圖M中的地址空間被區分為寄存器區域和存儲器區域。作為存儲器區域，分配有作為非易失性存儲器的系統存儲器。
作為被分配為寄存器區域的寄存器，具有存儲A/D轉換結果的AD轉換用寄存器，存儲AD轉換的開始指示和轉換狀況的指令/狀態寄存器，指定端口的輸出電平的端口寄存器，表示電源狀態的電源狀態寄存器等。存儲測試碼的測試寄存器16被分配在維護用的寄存器區域。
在本實施方式中，寄存器區域是易失性存儲器區域，在微存儲器11中，與非易失性存儲器區域分開設置。在從微存儲器11外部存取寄存器區域的情況下，與存取存儲器區域時一樣，地址/數據/指令等的輸入信號被提供給微存儲器11。在存取用于寫入測試碼的測試寄存器16的情況下，測試進入端子20被激活(高電壓的測試進入信號RTE被提供)，而且，與存取存儲器區域時一樣，地址/數據/指令被提供。
以下，對微存儲器11的各電路構成進行詳述。
本實施方式的測試控制電路14由圖4的測試進入檢測電路31、以及圖5的測試模式選擇電路41構成。
如圖4所示，在測試進入檢測電路31內設置有檢測高電壓的高電壓檢測電路32。高電壓檢測電路32包含多個MOS晶體管構成，輸出信號TESTMB通過緩沖器(具體地說，反相電路)33反轉，作為測試激活信號TESTM被輸出。測試進入檢測電路31在電壓值比電源Vcc高的測試進入信號RTE被提供的情況下，輸出高電平的測試激活信號TESTM，在測試進入信號RTE未被提供的情況下，輸出低電平的測試激活信號TESTM。
如圖6所示，在測試碼寫入電路15內設置有“與非”電路35、36以及反相電路37、38。地址信號XD0～XD2被提供給“與非”電路35的第1～第3輸入端子，測試激活信號TESTM被提供給“與非”電路35的第4輸入端子，數據取入信號YTPULSE被提供給“與非”電路35的第5輸入端子。
向寄存器的寫入指令WR被提供給“與非”電路36的第1輸入端子，地址信號YB0～YB2被提供給“與非”電路36的第2～第4輸入端子，“與非”電路35的輸出信號通過反相電路37被提供給“與非”電路36的第5輸入端子。“與非”電路36的輸出信號通過反相電路38作為控制信號RGT0被輸出。
在測試碼寫入電路15中，在各輸入信號XD0～XD2、TESTM、YTPULSE、WR、以及XB0～XB2全部是高電平的情況下，控制信號RGT0為高電平，在各輸入信號中的任何一個是低電平的情況下，控制信號RGT0為低電平。
圖7是示出測試寄存器16的局部電路圖。圖7示出用于存儲1位數據的電路，在測試寄存器16內設置有多個與圖7一樣的電路，用于存儲其他位的數據。
在測試寄存器16內設置有數據鎖存電路39，通過NMOS晶體管Tn1提供的寫入數據WDB0被存儲在數據鎖存電路39內。來自測試碼寫入電路15的控制信號RGT0被提供給NMOS晶體管Tn1的柵極，根據高電平的控制信號RGTO，導通NMOS晶體管Tn1。
數據鎖存電路39由第1和第2反相電路40a、40b構成。各反相電路40a、40b由在電源Vcc和地之間串聯連接的PMOS晶體管和NMOS晶體管構成。第1反相電路40a的輸出端子(PMOS晶體管和NMOS晶體管的漏極連接部)與第2反相電路40b的輸入端子(各晶體管的柵極連接部)連接。第2反相電路40b的輸出端子與第1反相電路40a的輸入端子連接。
數據鎖存電路39和NMOS晶體管Tn1的連接部通過PMOS晶體管Tp1與電源Vcc連接。測試激活信號TESTM被提供給PMOS晶體管Tp1的柵極，根據測試激活信號TESTM控制該晶體管Tp1。
在測試寄存器16，利用高電平的測試激活信號TESTM使PMOS晶體管Tp1截止。通過利用高電平的控制信號RGT0導通NMOS晶體管Tn1，將寫入數據WDB0通過晶體管Tn1在數據鎖存部39進行鎖存。數據鎖存電路39的鎖存信號作為測試寄存器16的輸出信號TRG0被提供給測試控制電路14。輸出信號TRG0是將寫入數據WDB0邏輯電平反轉后的信號。即，在寫入數據WDB0是低電平的情況下，高電平的輸出信號TRG0被輸出。
在測試激活信號TESTM是低電平的情況下，PMOS晶體管Tp1導通，并且，由于控制信號RGT0為低電平，因而NMOS晶體管Tn1截止。因此，在測試激活信號TESTM是低電平的情況下，數據鎖存電路39的輸入信號總是為高電平，從數據鎖存電路39輸出的輸出信號TRG0為低電平。
如圖5所示，測試寄存器16的輸出信號TRG0、TRG1被提供給測試模式選擇電路41。在測試模式選擇電路41中，信號TRG0被提供給第1“與非”電路42的一個輸入端子，信號TRG1被提供給第1“與非”電路42的另一輸入端子。第1“與非”電路42的輸出信號通過反相電路43作為測試模式選擇信號TWLL從測試模式選擇電路41被輸出。
將信號TRG0通過反相電路45反轉后的信號TRGB0被提供給第2“與非”電路44的一個輸入端子，信號TRG1被提供給第2“與非”電路44的另一輸入端子。第2“與非”電路44的輸出信號通過反相電路46作為測試模式選擇信號TAC從測試模式選擇電路41被輸出。
而且，信號TRG0被提供給第3“與非”電路47的一個輸入端子，將信號TRG1通過反相電路48反轉后的信號TRGB1被提供給第3“與非”電路47的另一輸入端子。第3“與非”電路的輸出信號通過反相電路49作為測試模式選擇信號TMRW從測試模式選擇電路41被輸出。
因此，在各信號TRG0、TRG1是高電平的情況下，測試模式選擇信號TWLL為高電平，其他選擇信號TAC、TMRW為低電平。并且，在信號TRG0是低電平，信號TRG1是高電平的情況下，測試模式選擇信號TAC為高電平，其他選擇信號TWLL、TMRW為低電平。而且，在信號TRG0是高電平，信號TRG1是低電平的情況下，測試模式選擇信號TMRW為高電平，其他選擇信號TWLL、TAC為低電平。
如圖8所示，各測試模式擇信號TAC、TMRW、TWLL被提供給微I/O選擇器17(17a、17b)。在微I/O選擇器17內設置有4個模擬開關51～54，根據選擇信號TAC、TMRW、TWLL，導通模擬開關51～54中的一個。這樣，多個內部信號(從內部電路13到微存儲器11外部的輸出信號)或外部信號(從微存儲器11外部到內部電路13的輸入信號)中的一個被選擇。
圖9是模擬開關51的具體電路構成。在模擬開關51內設置有由NMOS晶體管和PMOS晶體管構成的傳輸門60，以及反相電路61、62。測試模式選擇信號TAC通過反相電路61被提供給傳輸門60的PMOS晶體管的柵極，并通過反相電路61和反相電路62被提供給傳輸門60的NMOS晶體管的柵極。
因此，在測試模式選擇信號TAC是高電平的情況下，傳輸門60導通(模擬開關51接通)。這樣，數據通路RDB的信號(流入數據通路的電流值)作為輸出信號RANAOUT被輸出到微存儲器11外部，實施對流入存儲單元的電流進行測定的檢驗。
其他模擬開關52～54也是與圖9的模擬開關51相同的電路構成。即，在測試模式選擇信號TMRW是高電平的情況下，模擬開關52接通，這樣，來自微存儲器11外部的輸入信號RANAIN作為設定信號被提供給內部電路13，該設定信號用于設定測試用基準單元中的浮動柵極的電壓。
在測試模式選擇信號TWLL是高電平的情況下，模擬開關53接通，這樣，內部電路13中的振蕩器的振蕩信號OSC作為輸出信號RANAOUT被提供給微存儲器11外部。
用于接通模擬開關54的控制信號由“或非”電路56、“與非”電路57以及反相電路58生成。詳細地說，測試模式選擇信號TAC、TMRW、TWLL分別提供給“或非”電路56的第1～第3輸入端子。“或非”電路56的輸出信號被提供給“與非”電路57的第1輸入端子，測試激活信號TESTM被提供給“與非”電路57的第2輸入端子。“與非”電路57的輸出信號通過反相電路58被反轉，作為模擬開關54的控制信號被提供。
因此，在測試模式選擇信號TAC、TMRW、TWLL全部是低電平，而且測試激活信號TESTM是高電平的情況下，模擬開關54接通。這樣，流入內部電路13的讀出放大器的基準電流ISREF作為輸出信號RANAOUT被輸出到微存儲器11外部。
在微I/O選擇器17中，測試激活信號TESTM通過反相電路59被輸入到NMOS晶體管Tn11、Tn12的柵極。在測試激活信號TESTM是低電平的情況下，晶體管Tn11導通，輸入信號RANAIN成為接地電平，晶體管Tn12導通，輸出信號RANAOUT成為接地電平。
微存儲器11的檢驗方法具有以下第1～第3步驟。
即，在第1步驟，未作圖示的檢驗裝置把高電壓的測試進入信號RTE提供給測試進入端子20。測試進入信號RTE被提供給微存儲器11中的測試控制電路14。此處，當在測試進入檢測電路31中檢測出高電壓的測試進入信號RTE的輸入時，測試控制部14把測試激活信號TESTM提供給測試碼寫入電路15和測試寄存器16。根據測試激活信號TESTM，可向測試寄存器16寫入測試碼。
在第2步驟，通過讀出/寫入動作控制電路12的寫入動作，把測試碼寫入到測試寄存器16內。此時，根據來自邏輯部的輸入信號內所含的地址，指定要寫入的測試寄存器16，把輸入信號內所含的數據作為測試碼存儲到測試寄存器16內。
在第3步驟，測試控制電路14的測試模式選擇電路41將測試寄存器16的輸出信號TRG0、TRG1進行解碼，選擇測試模式。測試控制電路14輸出與所選擇的測試模式對應的選擇信號TAC、TMRW、TWLL。根據這些選擇信號，微I/O選擇器17a、17b選擇多個信號中的一個。而且，通過使開關21a、21b與微I/O選擇器17a、17b和外部端子22a、22b連接，對微存儲器11實施所需動作檢驗。
在檢驗時，通過從邏輯部提供適當的輸入信號(地址/數據/指令)，存取微存儲器11。具體地說，數據的寫入指令或讀出指令、以及與這些指令對應的地址和數據被提供，所需的內部信號(包含讀出數據)從內部電路13通過微I/O選擇器17被輸出。
本實施方式的半導體裝置具有下述優點。
(1)測試寄存器16被設置在微存儲器11的寄存器區域，可以用與存取其他寄存器區域的相同的方式，把測試碼寫入到測試寄存器16內。即，在進行測試寄存器16的寫入的情況下，為了把地址/數據/指令從邏輯部提供給微存儲器11而使用的接口與存取其他寄存器所使用的接口是一樣的。在此情況下，用于把測試碼寫入到測試寄存器16內的處理時間短，因此，可采用簡單的電路結構縮短微存儲器11的檢驗時間，抑制檢驗用的電路面積的增加。
(2)在微存儲器11中設置有測試模式選擇電路41，該測試模式選擇電路41用于將測試寄存器16的輸出信號(寄存信號)TRG0、TRG1進行解碼，與測試寄存器16的測試碼對應的測試模式選擇信號TMRW、TAC、TWLL從測試模式選擇電路41輸出。這樣，沒有必要在邏輯部中設置為實現微存儲器11的檢驗而將測試用指令進行解碼的功能等，不需要產生新的指令的程序。具體地說，在需要數據輸出的檢驗中使用讀出指令，在需要數據輸入的檢驗中使用寫入指令，這樣，不需要追加檢驗用的新指令。
(3)設置有微I/O選擇器17a、17b，該微I/O選擇器17a、17b根據從測試模式選擇電路41輸出的測試模式選擇信號TAC、TMRW、TWLL，選擇并輸出多個內部信號中的一個。在微存儲器11的外部設置有開關21a、21b，該開關21a、21b選擇微存儲器11的信號和邏輯部的信號中的任意一個。這樣，通過設置微I/O選擇器17a、17b以及開關21a、21b，可通過外部端子22a、22b進行微存儲器11的檢驗所需要的信號的輸入輸出。由于外部端子22a、22b與邏輯部和微存儲器11共同使用，因而可抑制為了進行檢驗所需要的外部端子22的增加。
(4)測試進入信號RTE具有比微存儲器11的工作電壓高的電壓，當微存儲器11的測試進入檢測電路31檢測出測試進入信號RTE的提供時，測試激活信號TESTM被提供給測試碼寫入電路15和測試寄存器16。根據測試激活信號TESTM，可向測試寄存器16寫入測試碼。這樣，能可靠防止測試寄存器16的誤寫入。
上述實施方式也可按如下所示變更。
·可以把測試進入檢測電路31設置在微存儲器11的外部。在此情況下，把測試進入檢測電路31的測試激活信號TESTM提供給微存儲器11的各電路15、16。
·對于存儲在測試寄存器16內的數據，也可以將各位數據作為測試模式選擇信號直接輸出而不進行解碼。如實施方式那樣，由于可把多種測試模式存儲到作為有限存儲器區域的測試寄存器16內，因而將測試碼進行解碼在實用上是優選的。
·可以把測試碼存儲到非易失性存儲器區域內。在此情況下，即使電源被切斷，也能保持測試碼。因此，在需要電源切斷的測試模式中，由于不需要測試碼的再寫入處理，因而可縮短檢驗時間。
權利要求
1.一種半導體裝置，該半導體裝置將邏輯部和存儲部混裝，并具有測試模式，其特征在于，前述存儲部具有動作控制電路，從前述邏輯部接收包含地址、數據和指令的輸入信號，根據前述輸入信號，執行前述數據的讀出/寫入動作；測試用存儲電路，與前述動作控制電路連接，設置在可利用前述地址進行選擇的前述存儲部的存儲器區域內，存儲用于選擇前述測試模式的數據；以及寫入電路，與前述動作控制電路和測試用存儲電路連接，根據前述輸入信號，響應于從前述動作控制電路提供的寫入指令，生成用于允許向前述測試用存儲電路寫入數據的控制信號。
2.如權利要求1所述的半導體裝置，其特征在于，前述存儲部具有寄存器區域和存儲器區域；前述動作控制電路根據前述輸入信號存取前述存儲部的寄存器區域和存儲器區域；前述測試用存儲電路是設置在前述寄存器區域內的測試寄存器，存儲為了選擇前述測試模式而進行了編碼的測試碼。
3.如權利要求2所述的半導體裝置，其特征在于，還具有測試控制電路，該測試控制電路與前述測試寄存器連接，通過將前述測試寄存器的測試碼進行解碼，生成測試模式選擇信號。
4.如權利要求3所述的半導體裝置，其特征在于，還具有I/O選擇器，該I/O選擇器與前述測試控制電路連接，根據前述測試模式選擇信號，選擇多個內部信號中的其中一個。
5.如權利要求4所述的半導體裝置，其特征在于，還具有開關，該開關與前述I/O選擇器連接，選擇被該選擇器所選擇的信號和前述邏輯部的信號中的其中一個；前述I/O選擇器通過前述開關與外部端子連接。
6.如權利要求3所述的半導體裝置，其特征在于，前述測試控制電路從設置在前述存儲部的外部的測試進入端子接收測試進入信號。
7.如權利要求6所述的半導體裝置，其特征在于，前述測試進入信號具有比前述存儲部的工作電壓高的電壓；前述測試控制電路包含用于檢測高電壓的測試進入信號的檢測電路。
8.如權利要求7所述的半導體裝置，其特征在于，前述檢測電路在檢測出前述測試進入信號時，生成測試激活信號，并把測試激活信號提供給前述測試寄存器。
9.如權利要求1所述的半導體裝置，其特征在于，前述存儲部包含非易失性存儲器區域；前述動作控制電路根據前述輸入信號存取前述存儲部的非易失性存儲器區域；前述測試用存儲電路設置在前述非易失性存儲器區域內。
10.一種微存儲器，該微存儲器與邏輯部一起混裝在具有測試模式的單芯片半導體裝置內，其特征在于，該微存儲器具有寄存器區域和存儲器區域；動作控制電路，為了存取前述寄存器區域和存儲器區域而從前述邏輯部接收包含地址、數據和指令的輸入信號，根據前述輸入信號，執行前述數據的讀出/寫入動作；測試寄存器，與前述動作控制電路連接，設置在可利用前述地址進行選擇的寄存器區域內，存儲用于選擇前述測試模式的測試碼；以及寫入電路，與前述動作控制電路和測試寄存器連接，根據前述輸入信號，響應于從前述動作控制電路提供的寫入指令，生成允許向前述測試寄存器寫入數據的控制信號。
11.一種半導體裝置的檢驗方法，該半導體裝置將邏輯部和存儲部混裝，該存儲部包含動作控制電路，該動作控制電路從前述邏輯部接收包含地址、數據和指令的輸入信號，執行前述數據的讀出/寫入動作，其特征在于，該檢驗方法具有第1步驟，從測試進入端子把測試進入信號提供給前述存儲部；第2步驟，根據前述動作控制電路的寫入動作，把前述數據寫入到設置在可利用前述地址進行選擇的存儲器區域內的測試寄存器內；以及第3步驟，根據寫入在前述測試寄存器內的數據，選擇測試模式來檢驗前述存儲部。
12.如權利要求11所述的半導體裝置的檢驗方法，其特征在于，前述測試進入信號具有比前述存儲部的工作電壓高的電壓；前述第1步驟包括檢測高電壓的測試進入信號。
13.如權利要求11所述的半導體裝置的檢驗方法，其特征在于，在前述第2步驟，寫入到前述測試寄存器內的數據是進行了編碼的測試碼；前述第3步驟包括將前述進行了編碼的測試碼進行解碼。
14.如權利要求11所述的半導體裝置的檢驗方法，其特征在于，前述第2步驟包括接收用于指定前述測試寄存器的前述地址。
15.如權利要求11所述的半導體裝置的檢驗方法，其特征在于，前述第2步驟包括接收用于存儲到前述測試寄存器內的前述數據。
16.如權利要求11所述的半導體裝置的檢驗方法，其特征在于，前述第2步驟包括響應于由前述動作控制電路提供的寫入指令，生成用于允許向前述測試寄存器寫入前述數據的控制信號，并把前述控制信號提供給前述測試寄存器。
17.如權利要求11所述的半導體裝置的檢驗方法，其特征在于，前述第3步驟包括接收用于存取前述存儲部的寫入指令或讀出指令。
18.如權利要求11所述的半導體裝置的檢驗方法，其特征在于，前述第3步驟包括接收用于存取前述存儲部的地址和數據。
19.如權利要求11所述的半導體裝置的檢驗方法，其特征在于，前述第3步驟包括根據寫入在前述測試寄存器內的數據，選擇多個內部信號中的其中一個。
20.如權利要求19所述的半導體裝置的檢驗方法，其特征在于，前述第3步驟包括選擇前述所選擇的內部信號和由前述邏輯部提供的信號中的其中一個。
21.一種選擇半導體裝置的測試模式的方法，該測試模式用于測試半導體裝置，該半導體裝置將邏輯部和存儲部混裝，該存儲部具有存儲區域，并從前述邏輯部接收地址和數據，其特征在于，該方法具有把由前述地址所指定的測試寄存器設置在前述存儲部的存儲區域內的步驟；把測試進入信號提供給前述存儲部的步驟；與前述測試進入信號對應，利用前述地址指定前述測試寄存器的步驟；與前述測試進入信號對應，把用于選擇前述測試模式的數據寫入到前述測試寄存器內的步驟；以及根據寫入在前述測試寄存器內的數據，選擇前述測試模式的步驟。
22.如權利要求21所述的選擇半導體裝置的測試模式的方法，其特征在于，寫入前述數據的步驟包括把進行了編碼的測試碼數據寫入到前述測試寄存器內；選擇前述測試模式的步驟包括將前述進行了編碼的測試碼數據進行解碼。
23.如權利要求21所述的選擇半導體裝置的測試模式的方法，其特征在于，前述測試進入信號具有比前述存儲部的工作電壓高的電壓；還具有檢測前述高電壓的測試進入信號的步驟。
24.如權利要求21所述的選擇半導體裝置的測試模式的方法，其特征在于，前述存儲部包含動作控制電路，該動作控制電路從前述邏輯部接收包括前述地址、數據和指令的輸入信號，執行前述數據的讀出/寫入動作；寫入前述數據的步驟包括根據前述動作控制電路的寫入動作寫入前述數據。
全文摘要
一種半導體裝置，能夠采用簡單的電路結構縮短檢驗時間，抑制檢驗用的電路面積的增加。半導體裝置(10)具有與邏輯部混裝的微存儲器(11)。微存儲器(11)包含動作控制電路(12)，該動作控制電路(12)根據包含地址、數據和指令的輸入信號，執行數據的讀出/寫入動作。在利用地址選擇的微存儲器(11)的存儲器區域內設置有測試寄存器(16)，該測試寄存器(16)存儲用于選擇測試模式的數據。寫入電路(15)響應于從動作控制電路(12)提供的寫入指令，生成允許向測試寄存器(16)寫入數據的控制信號(RGT)。
文檔編號H01L21/822GK1692285SQ20038010062
公開日2005年11月2日 申請日期2003年12月17日 優先權日2002年12月20日
發明者古山孝昭 申請人:富士通株式會社