專利名稱：形成位元線接觸窗的方法
技術領域：
本發明是有關于一種位元線接觸窗的方法，特別是有關于一種具有自行對準(SAC)位元線接觸窗的制作方法。
背景技術：
近年來，隨著集成電路集積度的增加，半導體制程設計亦朝向縮小半導體組件尺寸以提高密度的方向發展，以目前廣泛使用的動態隨機存取內存(DRAM)為例，64M DRAM制程已從0.35微米轉換至0.3微米(um)以下，而128MDRAM或256M DRAM則更朝向0.2微米以下發展。
在存儲單元數組區的接觸窗制程方面，由于晶體管是以高密度的方式排列，因此，通常會配合使用自行對準接觸窗(SAC)制程，以提高導線的精密度和準確度。首先，會使用硼磷硅玻璃(boro-phosphosilicate glass；BPSG)和采用硅酸四乙酯(tetracthoxysilane；TEOS)沉積的氧化硅層(以下簡稱TEOS)的迭層來作為內層介電層(ILD)，覆蓋于晶體管上。之后，借由蝕刻制程于絕緣層中形成自行對準的位元線接觸窗開口(即CB contact)，再于位元線接觸窗開口中填入多晶硅材質做為位元線接觸窗插塞。
在制造動態隨機存取內存(DRAM)等高密度集成電路組件時，常使用所謂的自行對準接觸窗(SAC)制程來提升導線的精密度。然而，隨著線寬不斷地縮減，制程困難度也不斷地提高。以位元線接觸窗的填充制程為例，對某些尖端芯片制造廠而言，當線寬縮減至約0.09微米時，上述位元線接觸窗所暴露的汲極區的寬度就可能只有0.04微米(40納米；40nm)左右。因此，在上述位元線接觸窗中形成一導電層時作為位元線接觸(bit line contact；CB)時就容易發生位元線接觸開路(CB open)或是字符線-位元線短路(wordline-bit line short)的缺陷發生。只要上述位元線接觸開路或是字符線-位元線短路的缺陷一發生，即會導致所制造的半導體組件失效，對半導體制程的良率、成本等有不良影響。
為了進一步探究問題所在，以下說明習知技術的制造流程。請參考圖1A-1F，為一系列的剖面圖，是顯示一習知自行對準位元線接觸窗的制造方法是如何導致上述的位元線接觸開路或是字符線-位元線短路的缺陷。
首先，提供一基底10，請參考圖1A，其中基底10具有晶體管的結構，在基底10的主動面上具有以一間隔交錯排列的汲極區12與源極區14；在汲極區12與源極區14之間具有一凸出基底10表面的柵極20，柵極20依據種種需求而通常具有多層結構，例如在圖1A的柵極20中，由基底10的表面向上依序為一柵極介電層21、一導電層22、一金屬硅化物層23與一硬罩幕層24，而在柵極20的側壁有一為氮化硅間隙壁25。由于有間隙壁25存在于柵極20的側壁上，因此當半導體組件的設計準則(design rule)如上所述將線寬縮減至約0.09微米時，相鄰的柵極20的間隙壁25之間所曝露的汲極區12的寬度就只有0.04微米左右。
請參考圖1B，依序于基底10上形成一介電層30及一圖案化阻劑層60，圖案化阻劑層60具有一開口60a，開口60a的露出的部分即為后續形成位元線接觸窗的位置。
接下來的步驟是去除開口60a所暴露的介電層30至汲極區12表面為止，以形成一作為位元線接觸窗的介層窗，并暴露出汲極區12，以及在上述介層窗內填入一導電層，以作為位元線接觸插塞。圖1C-1D的步驟是顯示在上述的步驟中如何造成上述的位元線接觸開路的缺陷，而圖1E-1F的步驟是顯示在上述的步驟中如何造成上述的字符線-位元線短路的缺陷。
請參考圖1C，于理想情況下，以圖案化阻劑層60為蝕刻罩幕對介電層30進行非等向性蝕刻，以形成一介層窗31并暴露汲極區12，此即完成了位元線接觸窗的制程。然而，如上所述，當線寬為約0.09微米時，介層窗31所暴露的汲極區12的寬度就只有0.04微米左右，且介層窗31是具有相當高的深度，因此在實際情況下，介層窗31底部的介電層30中，愈接近汲極區12的介電層30就愈難被蝕刻，當上述的非等向性蝕刻反應終止時，在介層窗31的底部就往往會留下些許未受到蝕刻或未完全蝕刻的殘留介電層30a，而未暴露出汲極區12表面。
因為在介層窗31底部上有部分的殘留介電層30a而使汲極區12表面無法暴露出來，請參考圖1D，即使后續于介層窗31內形成一阻障層40后，并填入一作為位元線接觸的導電層50，在殘留的介電層30a并非導體的情況下，無法使導電層50與汲極區12產生電性連結，就造成了上述的位元線接觸開路的缺陷。
為了避免造成位元線接觸開路的缺陷，一習知的作法是利用具較低選擇比的自行對準接觸窗蝕刻制程參數來進行接觸窗的蝕刻。然而在形成位元線接觸窗的制程設計上，為了避免作為位元線的柵極20與后續所形成的位元線接觸之間發生短路，柵極20中的導電層的復晶硅層22與金屬硅化物層23是以硬罩幕層24與間隙壁25加以保護，并以具有高蝕刻選擇比的參數進行蝕刻，以避免柵極20中的導電層的復晶硅層22與金屬硅化物層23暴露出來而與后續所形成的位元線接觸之間發生短路。然而，困難的是，若考慮短路則顧不了開路，請參考圖1E，一方面需將蝕刻選擇比調降來將介層窗31a底部可能殘留的介電層30蝕除，此舉除了介層窗31a的寬度會擴大外，部分的硬罩幕層24與間隙壁25也會遭到蝕除而形成間隙壁25a，而使金屬硅化物層23暴露出來，甚至復晶硅層22亦有可能也曝露出來。
請參考圖1F，在柵極20的導電層的金屬硅化物層23暴露出來的情況下，經由在介層窗31a內形成一阻障層40后，并填入一作為位元線接觸的導電層50的步驟之后，作為位元線接觸的導電層50便與柵極20的導電層的金屬硅化物層23發生電性連結，即造成上述的字符線-位元線短路的缺陷。
在習知的作法上，亦會利用一過蝕刻(over etching)的方式來避免造成位元線接觸開路缺陷，但由于在形成位元線接觸窗制程上，一般是以氮化硅作為硬罩幕層24與間隙壁25及以氧化硅作為介電層30，如此介電層30對硬罩幕層24與間隙壁25的蝕刻選擇比約為10左右。然而，如此低的蝕刻選擇比在過蝕刻(over etching)時，亦會使得硬罩幕層24與間隙壁25遭到蝕除而使金屬硅化物層23與復晶硅層22暴露出來，造成上述的字符線-位元線短路的缺陷。
因此，增加制程步驟以保護半導體表面免于造成上述問題是極為需要的。若是如此，則增加制程步驟而引發的生產成本及生產排程的問題是勢在難免的。
發明內容
有鑒于此，本發明的目的在于提供一種形成位元線接觸窗的方法，以避免因柵極電極間的間隙愈來愈小而無法將內層介電層(ILD)蝕刻完全的問題，借以避免位元線接觸開路(contact open)的缺陷。
本發明的另一目的在于提供一種形成位元線接觸窗的方法，避免因柵極電極間的間隙寬度愈來愈小，易引發位元線接觸窗蝕刻時極易蝕通柵極導電層及金屬硅化物層，借以避免字符線和位元線間的短路(short circuits)問題發生。
此外，有別于習知的干蝕刻制程于位元線接觸窗，本發明的另一目的是借由濕蝕刻法來施行第一回位元線接觸窗蝕刻制程，以達成減少柵極側壁因干式蝕刻而漏失(loss)，借以避免字符線和位元線間的短路問題發生。
本發明的再一目的是借由一多晶硅間隔物以縮小位元線接觸窗的微距(CD)，避免因濕蝕刻制程造成位元線接觸窗頂部的微距過大，而影響后續制程的寬容度。
為達成上述目的，本發明提出一種接觸窗開口的制造方法，以兩回式(2steps)進行自行對準(SAC)位元線接觸窗蝕刻以形成位元線接觸窗，借以降低接觸窗的深寬比(aspect ratio)。其主要步驟包括提供一基底，該基底具有復數的晶體管，而該晶體管包含一柵極及構成汲極與源極的摻雜區。形成一內襯層于上述硅基底與MOS晶體管上，形成一第一介電層于上述該內襯層上且填入該些MOS晶體管間。之后，形成一罩幕層于該內襯層及第一介電層上，其中該罩幕層具有一開口露出該摻雜區上的第一介電層。于該開口側壁形成一間隔物；以該罩幕層及間隔物為罩幕，去除該暴露于摻雜區上的第一介電層及內襯層以形成一接觸窗。于該接觸窗中形成一導電插塞，并去除該罩幕層。形成一第二介電層于該內襯層及導電插塞上，蝕刻該第二介電層以形成一位元線接觸窗露出該導電插塞。最后，形成一阻障層及一金屬層填滿該位元線接觸窗，以作為一位元線接觸插塞。
圖1A-1F為一系列的剖面圖，是顯示一習知的位元線接觸窗的制程方法如何導致上述的位元線接觸開路或是字符線-位元線短路的缺陷。
圖2A-2J為一系列的剖面圖，是顯示本發明較佳實施例中形成位元線接觸窗方法的詳細步驟。
符號說明10-基底；12-汲極區；14-源極區；20-柵極；21-柵極介電層；22-復晶硅層；23-金屬硅化物層；24-硬罩幕層；25-柵極間隙壁；30-介電層；31、31a-介層窗；50-導電層；60-光阻層(罩幕層)；60a-圖形化阻劑層開口。
100-基底；110-摻雜區(汲極區)；120a、120b、120c、120d-柵極；121-柵極介電層；122-復晶硅層；123-金屬硅化物層；124-硬罩幕層；125-柵極間隙壁；126-內襯層；127-第一介電層；128-罩幕層；129-開口；130-間隔物；131-接觸窗；132-導電插塞；133-第二介電層；134-阻障層；135-金屬層；136-光阻層；137-位元線接觸窗。
具體實施例方式
為讓本發明的上述和其它目的、特征、和優點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下請參考圖2A-2J，為一系列的剖面圖，是顯示本發明較佳實施例中形成位元線接觸窗的方法。
請參考圖2A，首先，提供一基底100，例如為單晶硅的基底，其中基底100具有晶體管的結構，在基底100的主動面上具有構成汲極與源極的摻雜區110；在摻雜區110之間具有凸出基底100表面的柵極120a-120d，柵極是一位元線，依據種種需求而通常具有多層結構，例如在圖2A的柵極120a-120d中，由基底100的表面向上依序排列為一柵極介電層121例如為氧化層、一作為導電層的復晶硅層122、一作為導電層的金屬硅化物層123例如為硅化鎢層，以作為降低金屬層與MOS組件各極的接觸電阻，一硬罩幕層124例如為氮化硅層，柵極高度約為1800埃。上述復晶硅層及金屬硅化物層兩種材料所組成的結構又稱為多晶硅化金屬(polycide)。而在柵極120a-120d的側壁有一例如為氮化硅所形成的柵極間隙壁125。其中上述柵極的結構僅是習知的柵極結構中的一例，非關本發明的特征，非為限制本發明范圍的依據。
之后，請參考圖2B，借由低壓化學氣相沉積法(LPCVD)順應性沉積一厚度約100-130埃的內襯層126，例如氮化硅層于上述硅基底100與MOS晶體管上，其目的除了避免后續形成的內層介電層(ILD)中的BPSG層的硼磷摻質因后續的熱制程而擴散到硅基底100中，影響到組件的特性之外，還可于蝕刻時更加保護側壁。經內襯層126沉積后，兩柵極之間的空隙(slit)寬度約為40nm左右。接下來，請參考圖2C，借由電漿加強式化學氣相沉積法(PECVD)沉積一厚度約1000-2000埃的第一介電層127，例如硼磷硅玻璃(boro-phosphosilicate glass；BPSG)的氧化硅層作為內層介電層(ILD)以填入該復數個MOS晶體管之間。之后進行一BPSG熱流(flow)及借以化學機械研磨(CMP)方式將BPSG研磨停至柵極上的內襯層126表面，再以濕蝕刻方式，例如hot APM(NH4OH+H2O2+H2O)以1∶1∶1.5的比例，60-65℃的條件，將BPSG凹蝕(recess)至小于800埃的厚度。
然后，請參考圖2D，以低壓化學氣相沉積法(LPCVD)沉積一厚度約300-500埃的罩幕層128，例如一多晶硅層于該內襯層126及第一介電層127上，再以涂布方式形成一例如光阻層136于該罩幕層128上，圖案該光阻層，以定義出對應于摻雜區110的接觸窗圖案。后續，請參考圖2E，以非等向性干蝕刻法蝕刻該罩幕層128使形成具有一開口129露出該摻雜區110上的第一介電層127。
接下來，請參考圖2F，以低壓化學氣相沉積法(LPCVD)沉積一厚度約300-500埃之間隔層，例如一多晶硅層于上述罩幕層128及第一介電層127上，再以非等向性干蝕刻法蝕刻該間隔層使其于該開口129側壁形成一間隔物130。此制程的目的為借由此多晶硅間隔物以縮小位元線接觸窗頂部開口的微距(CD)，避免因后續濕蝕刻第一介電層時造成位元線接觸窗的微距被撐得過大，而影響后續制程的寬容度。后續，請參考圖2G，以該罩幕層128及間隔物130為罩幕，以等向性濕蝕刻方式施行第一回接觸窗蝕刻制程將該暴露于該摻雜區110上的第一介電層127去除，之后，再以干式法將內襯層126蝕刻去除以形成一接觸窗131。
請參考圖2H，以低壓化學氣相沉積法(LPCVD)沉積形成一厚度約1000-1500埃的導電層，例如一多晶硅層填入該接觸窗131中，且凹蝕該導電層并同時去除該罩幕層128以形成一導電插塞132。之后，請參考圖2I，借由電漿加強式化學氣相沉積法(PECVD)沉積一厚度約2000-4000埃的第二介電層133，例如四乙氧基硅烷(TEOS)的氧化硅層于該內襯層126及導電插塞132上，再以涂布方式形成一例如光阻層于該第二介電層133上，圖案該光阻層，以定義出對應于摻雜區110的接觸窗圖案。借以非等向性干蝕刻法蝕刻該第二介電層133以施行第二回接觸窗蝕刻制程，而形成一位元線接觸窗137露出該導電插塞132。由于第二介電層133形成之前，已施行該第一回接觸窗蝕刻制程，且形成一導電插塞132填滿部分接觸窗，故后續的第二介電層133沉積可因此而變薄，使接觸窗的深寬比(aspect ratio)降低，也因此可改善位元線接觸開路或字符線/位元線間的短路問題。
請參考圖2J，最后，以濺鍍法形成一厚度約100-200埃的阻障層134，例如Ti/TiN層及借由低壓化學氣相沉積法(LPCVD)沉積一厚度約2500-3500埃的金屬層135，例如鎢金屬層填滿該位元線接觸窗，以作為一位元線接觸插塞。
權利要求
1.一種形成位元線接觸窗的方法，包括下列步驟提供一半導體硅基底，包含有復數個相鄰的MOS晶體管，而該晶體管包含一柵極及構成汲極與源極的摻雜區；順應性形成一內襯層于上述硅基底與MOS晶體管上；坦覆性形成一第一介電層于上述該內襯層上且填入該些MOS晶體管間；形成一多晶硅層于該內襯層及第一介電層上，其中該多晶硅層具有一開口露出該摻雜區上的第一介電層；形成一間隔層于該多晶硅層及第一介電層，并填入該開口；蝕刻部分該間隔層，于該開口側壁形成一間隔物；以該罩幕層及間隔物為蝕刻罩幕，蝕刻去除該暴露于摻雜區上的第一介電層及內襯層以形成一接觸窗；形成一導電層填入該接觸窗中，且凹蝕該導電層使其于該接觸窗中形成一導電插塞，并去除該多晶硅層；形成一第二介電層于該內襯層及導電插塞上；蝕刻該第二介電層以形成一位元線接觸窗露出該導電插塞；以及形成一阻障層及一金屬層填滿該位元線接觸窗，以作為一位元線接觸插塞。
2.根據權利要求1所述的形成位元線接觸窗的方法，其中該柵極結構由基底表面向上依序包括一閘介電層、一復晶硅閘電極、一硅化鈦層以及一氮化物層。
3.根據權利要求1所述的形成位元線接觸窗的方法，其中該第一內襯層為一氮化硅層。
4.根據權利要求1所述的形成位元線接觸窗的方法，其中該第一介電層為一硼磷硅玻璃(BPSG)層。
5.根據權利要求1所述的形成位元線接觸窗的方法，其中凹蝕該第一介電層是一等向性濕蝕刻法。
6.根據權利要求1所述的形成位元線接觸窗的方法，其中該第一導電層為一多晶硅層。
7.根據權利要求1所述的形成位元線接觸窗的方法，其中該第一導電層是以低壓化學氣相沉積法(LPCVD)形成。
8.根據權利要求1所述的形成位元線接觸窗的方法，其中該第二內襯層是一多晶硅層。
9.根據權利要求8所述的形成位元線接觸窗的方法，其中該第二內襯層更包括一氮化硅層。
10.根據權利要求1所述的形成位元線接觸窗的方法，其中去除摻雜區上的第一介電層以形成一開口是一等向性濕蝕刻法。
11.根據權利要求1所述的形成位元線接觸窗的方法，其中該第二導電層為一多晶硅層。
12.根據權利要求1所述的形成位元線接觸窗的方法，其中該第二介電層為一四乙氧基硅烷(TEOS)層。
13.一種形成位元線接觸窗的方法，包括下列步驟提供一半導體基底，包含有復數個相鄰的MOS晶體管，而該晶體管包含一柵極及構成汲極與源極的摻雜區；形成一內襯層于上述基底與MOS晶體管上；形成一第一介電層填入該些MOS晶體管間；形成一罩幕層于該內襯層及第一介電層上，其中該罩幕層具有一開口露出該摻雜區上的第一介電層；于該開口側壁形成一間隔物；以該罩幕層及間隔物為蝕刻罩幕，去除該暴露的第一介電層及內襯層以形成一接觸窗；于該接觸窗中形成一導電插塞，并去除該罩幕層；形成一第二介電層于該內襯層及導電插塞上；蝕刻該第二介電層以形成一位元線接觸窗露出該導電插塞；以及形成一阻障層及一金屬層填滿該位元線接觸窗，以作為一位元線接觸插塞。
14.根據權利要求13所述的形成位元線接觸窗的方法，其中該柵極結構由基底表面向上依序包括一閘介電層、一復晶硅閘電極、一硅化鈦層以及一氮化物層。
15.根據權利要求13所述的形成位元線接觸窗的方法，其中該第一內襯層為一氮化硅層。
16.根據權利要求13所述的形成位元線接觸窗的方法，其中該第一介電層為一硼磷硅玻璃(BPSG)層。
17.根據權利要求13所述的形成位元線接觸窗的方法，其中凹蝕該第一介電層是一等向性濕蝕刻法。
18.根據權利要求13所述的形成位元線接觸窗的方法，其中該第一導電層為一多晶硅層。
19.根據權利要求13所述的形成位元線接觸窗的方法，其中該第一導電層是以低壓化學氣相沉積法(LPCVD)形成。
20.根據權利要求13所述的形成位元線接觸窗的方法，其中該第二內襯層是一多晶硅層。
21.根據權利要求20所述的形成位元線接觸窗的方法，其中該第二內襯層更包括一氮化硅層。
22.根據權利要求13所述的形成位元線接觸窗的方法，其中去除摻雜區上的第一介電層以形成一開口是一等向性濕蝕刻法。
23.根據權利要求13所述的形成位元線接觸窗的方法，其中該第二導電層為一多晶硅層。
24.根據權利要求13所述的形成位元線接觸窗的方法，其中該第二介電層為一四乙氧基硅烷(TEOS)層。
全文摘要
本發明揭露一種形成位元線接觸窗的方法，至少包括下列步驟提供一基底，該基底含有復數個晶體管，而該晶體管包含一柵極及構成汲極與源極的摻雜區。形成一第一介電層于上述基底表面。形成一第二介電層于該第一介電層上。去除欲形成位元線接觸窗區域的第二介電層及部分第一介電層。形成一保護層于第二介電層及部分柵極、第一介電層上。離子摻雜第二介電層與門極上的保護層并去除未被離子摻雜的保護層。去除柵極間欲形成位元線接觸窗的摻雜區表面上的第一介電層以形成一位元線接觸窗。最后，填滿一導電層于位元線接觸窗內作為一位元線接觸插塞。
文檔編號H01L21/768GK1627497SQ20031011943
公開日2005年6月15日 申請日期2003年12月10日 優先權日2003年12月10日
發明者陳逸男 申請人:南亞科技股份有限公司