專利名稱：集成電路時鐘網絡電容的最佳化的制作方法
技術領域：
本發明涉及一種集成電路(IC)布局(布線)和設計，更確切地說，涉及一種集成電路時鐘網絡電容的最佳化。
背景技術：
當今數字集成電路在很小面積內就可并入幾百萬個晶體管組件。這些組件根據核心時鐘信號的邊界信息實現開關控制并完成自身功能。最近核心時鐘信號頻率已超過1個十億赫茲(GHz)閾值。時鐘頻率越高，核心時鐘信號電容的控制就越困難。當時鐘走線對不可避免地布線在時鐘走線所在層的上層和下層的信號走線的電容耦合變得愈加敏感時，控制電容的傳統技術是屏蔽掉位于同一層上兩接地走線之間的時鐘走線。
圖1為集成電路(IC)100的局部上視圖，該圖表示時鐘走線電容控制的傳統方法。圖中可見，時鐘走線101布線在層107上，接地走線103、105相對于時鐘走線101等距離布線，通過屏蔽兩個等寬度接地走線103和105之間的時鐘走線101，可使得該時鐘走線與處于同一層107上的其它信號“隔離”。例如每一接地走線103、105的寬度為“W”，且信號走線101與每一接地走線之間的距離為“D”。此時相對于時鐘走線接地端的電容為接地走線103、105的寬度W及每一接地走線103、105與時鐘走線101之間距離D的函數。通過采用等寬度接地走線103、105，且將接地走線103、105等距離放置在時鐘走線101的兩側的處理方式，對于較低時鐘頻率來說，就可獲得時鐘走線相對均勻的單位長度電容，即C1＝C2＝C3＝C4。
在較低時鐘頻率下，如低于1GHz，采用傳統技術足以控制時鐘信號電容。但隨著比例描繪(scaling)技術的發展，當允許設備運行在更高頻率下時，時鐘走線101的電容就會受到不可避免地要布線在該時鐘走線101上、下層的信號走線的更多影響。這種影響是由時鐘走線101和布線在另一層111上且在跨接點113處從該時鐘走線101下方跨越通過的信號走線109之間的電容C5、C6所表示。在跨接點113處時鐘走線101對地電容要大于沿時鐘走線101其它點上的對地點容。尤其是，在跨接點113處C2+C5＞C1，且C4+C6＞C3。在更高時鐘頻率下會出現附加電容問題，原因是此時在諸如跨接點113之類的跨接點處時鐘走線101的電阻-電容(RC)網絡特性會顯著改變，從而導致上升時間增加，延遲現象，以及此處將述及的相對歪斜內部時鐘信號。
現在請參閱圖2，方塊示圖200表示非均勻走線電容是如何導致與內部時鐘歪斜(clock skew)有關的計時問題。方塊示圖200中包括兩個連續的邏輯塊，即邏輯塊1201和邏輯塊2202，它們均為管線式數據電路的一部分。在該類電路中，數據連同假定同步運行的內部時鐘信號LCLK1 204和LCLK2 205一起同步從一個邏輯塊201提供到下一個邏輯塊202。借助于數據總線203，數據從邏輯塊1 201提供到邏輯塊2 202。此處假定數據總線203有效且在點A處應鎖存到邏輯塊2 202內。在點B處，數據在數據總線203上不再有效。為便于描述，信號LCLK2 205描述為延遲性的，故不與信號LCLK1 204運行保持相對同步狀態。LCLK2 205時鐘歪斜的原因是LCLK2 204的緩沖邏輯器(圖中未示出)附近走線跨接所導致的電容不均勻性。這樣，主時鐘分配信號(圖中未示出)的上升和下降時間就會增加，以致于緩沖邏輯器就會生成一個作為LCLK1 204延遲型的內部時鐘信號LCLK2 205。在點C處信號LCLK2 205有一個鎖存邊界(latching edge)，該邊界可鎖存住來自總線203上的無效數據。圖2所示情況僅為分配時鐘信號電容非均勻性所致時鐘歪斜引起的多個模式不同計時問題中的一個典型例。
因此，當前所需要的是一種方法和設備，其用途是為包括運行在較高時鐘頻率下電路在內的布線電路和集成電路(IC)提供時鐘走線均勻單位長度電容。
發明內容
根據本發明實施形式集成電路(IC)時鐘網絡電容最佳化方法包括識別時鐘走線和信號走線之間的跨接點，在識別出的跨接點上將時鐘走線電容降低為參考走線電容值。每一時鐘走線均由分布在該時鐘走線兩側的參考走線所屏蔽。將時鐘走線電容降低到參考走線電容操作可包括在識別出的跨接點處縮小參考走線寬度。該方法還可進一步包括求出時鐘走線單位長度電容，求出識別出的跨接點處時鐘走線和信號走線之間的附加電容，求出為抵消附加電容需要在識別出的跨接點處應采用的參考走線寬度減小量。集成電路布局和設計過程中可采用時鐘網絡最佳化器控制檔案或應用程序。
根據本發明實施形式添加一電路到集成電路的方法包括在第一層的時鐘走線兩側分別布線(繞線)第一和第二接地走線，確定時鐘走線和布線在第二層上的信號走線之間的跨接點，分別降低跨接點處第一和第二接地走線寬度。這兩個接地走線布線時寬度近似相等，且與時鐘走線之間距離也近似相等。
根據本發明實施形式，集成電路包括位于第一和第二參考走線之間且與該兩走線距離近似相等的第一層上的時鐘走線，以及跨過時鐘走線的第二層上的信號走線。每一參考走線除在信號走線與其跨接處寬度變窄外，它們具有近似相等寬度。
根據本發明實施形式，運行在電路布線數據庫的介質并入程序編碼包括用于識別信號走線和時鐘走線之間跨接點的第一程序編碼，用于計算具有至少一個跨接點的時鐘走線和相應的布線在該時鐘走線兩側的第一和第二參考走線之間單位長度電容的第二程序編碼，用于計算在每一跨接點處由相應信號走線引起的附加電容的第三程序編碼，用于計算為抵消每一跨接點處該附加電容所需相應參考走線寬度減小量的第四程序編碼。該介質還可進一步包括第五程序編碼，用于修改電路布線數據庫，以便根據所計算出的寬度減小量來減小參考走線寬度。
為使本發明的上述和其它目的、特征、和優點能更明顯易懂，下文特舉一較佳實施例，并結合附圖詳細說明如下。
圖1示出了用于描述控制時鐘走線電容傳統方法的集成電路(IC)局部區域上視圖；圖2示出了非均勻時鐘電容如何導致管線式系統計時問題的說明圖；圖3示出了一集成電路(IC)的局部上視圖，該集成電路是根據本發明實施例的方法做成，在每單位長度的核心時鐘上提供均勻電容；圖4示出了根據本發明實施例的用于集成電路設計的流程圖，該集成電路設計是并入時鐘網絡電容的最佳化；圖5示出了控制檔案或圖4應用程序內的時鐘網絡最佳化器程序編碼的一般功能流程圖；以及圖6示出了根據本發明管線式系統適當計時圖表。
附圖標記說明100、300集成電路，101時鐘走線層，103、105接地走線，107、111接地走線，109信號走線，113、307a、307b跨接點，200、方塊示圖，201、202邏輯塊1、邏輯塊2203數據總線，204、205內部時鐘信號LCLK1、LCLK2，303、305參考走線，309a、309b刻槽，400集成電路設計程序，401集成電路的電路描述，403電路圖輸入和網絡列表，405繪圖和布線工具，407集成電路布線數據庫，409將集成電路最終布線數據庫發送到芯片制造廠，411時鐘網絡最佳化器控制檔案，413時鐘網絡最佳化器應用程序，500時鐘網絡最佳化器應用程序413程序編碼的一般功能流程圖，501識別跨接點，503計算帶有跨接點的時鐘走線單位長度電容，505計算跨接點處單位長度附加電容，507求出為進行電容補償所需相應參考走線寬度減小參數，509將求出的參考走線寬度減小參數應用到布線數據庫檔案，600方塊圖示，601、602邏輯塊1、邏輯塊2，
604、605內部時鐘信號LCLK1、LCLK2，603數據總線，C1、C2、C3、C4、C5、C6電容，D信號走線與接地走線之間的距離，W走線寬度，W2跨接點處的寬度。
具體實施例方式
以下描述目的是為了使本領域技術人員能根據特定應用領域及其要求順利使用本發明。然而對于本領域技術人員來說，很明顯情況是可對所提供的幾個較佳實施形式進行修改，而此處所定義的一般原理也適用于其它一些實施形式。因此，本發明并非僅僅局限于此處所述特定實施形式，而是適用于與本發明所述原理和新穎特征相關的一個廣闊領域。
本發明人認識到保持時鐘信號走線單位長度電容均勻性的需求，尤其是對于運行在較高頻率的集成電路來說更是如此。因而據此發明了一種時鐘信號走線電容波動補償方法，下面將結合圖3-6描述本方法。
圖3示出了一集成電路(IC)300的局部上視圖，該集成電路是根據本發明實施例的方法做成，在每單位長度的核心時鐘信號上提供均勻電容。時鐘走線101布線在層107上，信號走線109布線在層111上，類似圖1所示方式，形成跨接點113。與集成電路100相比，電容C1、C3、C5和C6實質上保持不變。值得注意的是所用術語“跨接點(crossover point)”通常指這樣一種位置，在該位置處信號走線與垂直于集成電路層并與時鐘走線同線的理論平面十字交叉或相交，而與特定參考平面或方向(如上面、下面、左邊、右邊等)無關。相同信號走線可在多個跨接點與一時鐘走線十字相交，多個不同信號走線也可在多個跨接點與一給定信號走線十字相交。
如圖所示實施例，集成電路300在相對很小區域內并入了很多晶體管組件。時鐘走線101承載具有典型時鐘頻率(例如1GHz或更高)的核心時鐘信號。然而本發明所指電路包括含有印刷電路板(PCBs)或使用某一運行頻率的類似電路，此處所指運行頻率指在該頻率下跨接點能導致沿一個或多個時鐘信號走線長度上產生附加電容。層107和111通常相互平行，且可能相鄰，盡管本發明考慮的是在它們中間有一些中間層(一層或多層)，在這些中間層內存在附加電容，它們改變了沿著給定時鐘走線的單位長度電容。
圖示參考走線303和305分別布線在該信號走線101兩側，布線方式與接地走線103和105布線方式類似。“參考走線”可承載任何適當參考電位且包括接地走線。圖示參考走線303、305具有相同寬度W且都與該信號走線101保持近似相等的距離D，如同圖1所示接地走線103和105的情況，這樣通常可獲得相等的均勻單位長度電容C1和C3，此時C1＝C3。跨接點113通常產生包括兩個附加跨接點307a和307b的跨接位置，在此位置處信號走線109分別跨接相應參考走線303和305。參考走線303和305在各自跨接點307a和307b處寬度變窄，其寬度值變為新值“W2”。在圖標配置狀態下，參考走線刻有弓形或弧形刻槽309a和309b，這兩個刻槽對稱分布在參考走線303和305的兩側，以便在跨接點307a和307b處獲得新的寬度值W2。
刻槽(notch)309a和309b分別用于減小參考走線303和305寬度，因此也相應地將跨接點307a和307b處的電容C2和C4分別減小到C7和C8。尤其是，該減小后的電容C7用于抵消附加電容C5，目的是維持單位長度電容值為C1，即C7+C5＝C1。采用類似方式，該減小后的電容C8用于抵消附加電容C6，目的是保證單位長度電容值為C3，即C8+C6＝C3。總之，在與跨接點113相關的跨接點307a和307b處，隔離的參考走線303和305上開有刻槽可降低時鐘-參考走線電容(例如將C2降到C7，將C4降到C8)以便補償時鐘-相鄰信號走線電容(例如C5和C6)，目的是讓跨接點113處時鐘走線101電容實質上等于所期望的時鐘網絡均勻單位長度電容。
對稱放置和對稱形狀的弧形刻槽提供了一種為進行電容補償而減小傳導走線寬度的簡單且易實施的方案。但還應考慮幾個偏差。在保持電學和機械統一性的同時，允許將走線修整(trimming)成足以達到所需電容減小要求的任一形狀或形式。此時可采用正方形，但過尖的角度會導致出現某些不希望的結果。弧形刻槽沒有尖角。此時可將正方形刻槽的角和邊更改成圓形。可考慮在傳導走線一側開單個刻槽以達到所需走線寬度減小程度的要求，然而在兩側開刻槽方式時每個刻槽皆采用較小尺寸的話亦可。為達到所需的寬度縮減，在一側所開單個弧形刻槽尺寸需比所期望的刻槽尺寸長。為減小弧線長度，可采用較小弧線半徑，但這樣的結果可能導致走線邊緣變尖。
圖4表示用于根據本發明實施時鐘網絡電容最佳化的集成電路設計程序400的流程圖。如第一個方塊401所述，設計工程師生成一集成電路的電路描述。該電路描述可采用該領域技術人員所熟知的很多格式中的任一格式提供，比如任一適當的硬件描述語言(HDL)。硬件描述語言(HDL)例如包括緩存器傳輸級(RTL)、Verilog硬件描述語言等。如下一個方塊403所示，緩存器傳輸級或硬件描述語言編碼檔案借助于一適當電路圖輸入和網絡列表(net list)程序進行處理，如可采用諸如大師圖形軟件(Mentor Graphics)提供的電路圖輸入和網絡列表工具。電路圖輸入和網絡列表程序生成一數據庫以及一網絡列表，該數據庫描述電路的組成組件，該網絡列表描述組件的內連結(interconnection)。電路圖輸入和網絡列表數據庫可采用諸如ASCII碼(美國信息交換標準碼)或類似格式中的任一適當格式。
如下一方塊405所述，電路圖輸入和網絡列表數據庫用作繪圖和布線工具對芯片進行布線。繪圖和布線工具的一個示例是Cadence設計系統公司提供的Virtuoso系列工具。繪圖工具之所以有效是由于它們含有全部設計項目所需的各種多邊形，這些設計項目包括堆積的光罩層、晶體管、層間傳導內聯機或介層孔(vias)。自動布線工具或其它類似工具可用于設計諸如Cadence用戶芯片組裝繞線器(Cadence Custom Chip Assembly Router)之類的內聯機。如方塊407所示，繪圖和布線工具提供了一個布線數據庫輸出檔案，也稱作“磁帶輸出(tape out)”。布線數據庫檔案可遵從諸如GDSII或類似的某個工業標準格式。GDSII檔案格式也稱作“凱碼流(Calma stream)”格式，該格式最先由通用電氣公司凱碼分部研制成功。該格式所有權現歸屬于Cadence設計系統公司。另外還可采用諸如設計規則檢驗程序之類附加處理步驟，以確定布線數據庫檔案是否與芯片制造廠提供的設計產品一致。布線數據庫檔案可“變動”或是可修改以便確保滿足所用設計規則。在下一方塊409，最終布線數據庫檔案發送到工廠以便生成確認光罩，該最終布線數據庫檔案最終生成芯片。
在集成電路設計過程中，采用了與本發明實施形式相應的時鐘網絡最佳化器函數。作為一實施例，時鐘網絡最佳化器函數是當作控制檔案411，被設計和布線工具所使用以便解釋所選定形狀或所有形狀。控制檔案411并入一種程序編碼，該程序編碼通知設計和布線工具如何實施特定功能，諸如在本發明情況下，表現為如何在識別出的跨接點處縮小參考走線寬度，修整參考走線或在參考走在線開刻槽。控制檔案411包括識別時鐘走線跨接點的程序編碼及為實質維持時鐘走線電容均勻性而求出適當參數以減小與每一跨接點相關的參考走線寬度的程序編碼。
作為另一實施例，時鐘網絡最佳化器函數可當作應用程序413或類似程序以實施，它修改整個布線數據庫檔案，目的是識別跨接點并減小相應參考走線寬度，以便從實質上保持每一時鐘走線的均勻性電容。布線數據庫檔案在其發送到工廠前，會被相應地修改。
圖5表示時鐘網絡最佳化器控制檔案411或時鐘網絡最佳化器應用程序413程序編碼一般功能流程圖500。該程序編碼可用于任一適當介質，諸如磁性介質(磁帶、磁盤驅動器、軟盤等)，光學介質(光盤只讀存儲器、光盤驅動器等)，電子介質(隨機存儲器、只讀存儲器等)等，其它現在已知或以后發明的介質。在第一個方塊501，可確定或識別出一個或多個跨接點。在下一方塊503，計算具有至少一個跨接點時鐘走線單位長度電容(例如C1和C3)。在下一方塊505，計算跨接點處的附加電容(例如C5和C6)。在下一方塊507，求出為達到電容補償目的而減小與跨接點相關的參考走線寬度所需參數。例如該參數可包括參考走線識別、沿著參考走線跨接點、實施走線寬度減小、走線修整、開刻槽所需參數等。在最后一個方塊509，將走線寬度減小參數用于布線數據庫從而達到電容補償目的。方塊501-509每次可操作一個跨接點，或每次可操作布線數據庫內已識別出的一個跨接點現在請參閱圖6，方塊圖示600表示在跨接點處如何根據本發明采用參考信號走線開刻槽方式消除與內部時鐘歪斜相關的計時問題。方塊圖標600可見兩個連續邏輯塊，邏輯塊1 601和邏輯塊2 602，它們均為管線式數據電路的組成部分。如同結合圖2所述實施例，數據從邏輯塊601傳送到下一邏輯塊602，傳送時與假定運行同步的內部時鐘信號LCLK1 604和LCLK2 605同步。數據從邏輯塊1 601傳送到邏輯塊2 602通過數據總線603完成。此時假定數據總線603有效且在點A處該總線應鎖存到邏輯塊2 602內。在點B處，數據在數據總線603上不再有效。為便于描述，信號LCLK2 605描述為加速的，原因是根據本發明在跨接點處對走線開有刻槽。這樣在點A處就存在一個鎖存數據上升邊界，與點C情況相反，點C情況如同圖中虛線所示，此處非補償內部時鐘走線具有一個上升邊界。作為將本發明應用到信號LCLK2 605緩沖器電路(圖中未示出)附近時鐘分布信號(圖中未示出)的結果，其運行與信號LCLK1 604同步。因此在點B處LCLK2 605可在總線603將有效數據清除之前將該有效數據鎖存。圖6所示僅為本發明多個不同實施形式中的一個實施例，用于檢測和糾正由非均勻時鐘電容所致集成電路計時問題。
當根據本發明實施例采用時鐘網絡電容最佳化后，可獲得本發明其它好處和優點。此時可修正跨接點處時鐘走線和參考走線之間的情況，以便抵消信號走線附加電容，從而獲得時鐘信號走線均勻單位長度電容。在更高核心時鐘頻率下，時鐘走線阻容網絡特征在修正后的跨接點處不會明顯改變，上升時間和延遲時間不會明顯增加。這樣，在更高時鐘頻率下，伴隨時鐘速度增加的同時，核心時鐘信號表現出更均勻的單位長度電容特性。另外，由于消除了或控制了負面電容效應，設計人員可更自由實施信號走線跨接時鐘走線的布線工作。
盡管詳細描述本發明時，采用特定優先實施形式，但其它形式或更改也可能實現且應包括在本發明考慮范圍之內。例如除自動更改或包括控制軟件、應用程序等計算機軟件更改外，本發明也適用于電路設計人員手動更改方式。另外，本發明還考慮為達到電容補償而減小參考走線寬度的很多參數，如刻槽類型和尺寸，或傳導走線的簡單修整。雖然本發明說明的是時鐘走線電容補償，本發明還適用于任何參考走線(而非時鐘走線)屏蔽的高頻信號走線，且在該參考走線內期望沿信號走線保持均勻電容。
最后，本領域技術人員應了解，在不脫離本發明的精神和范圍內，他們可采用此處所述概念和幾個具體實施例作為基礎對用于完成與本發明同樣目的的其它結構進行設計和更改，因此本發明的保護范圍以申請專利范圍界定者為準。
雖然本發明已以較佳實施例披露如上，然其并非用以限定本發明，本領域的技術人員，在不脫離本發明的精神和范圍內，可作若干的更動與潤飾，因此本發明的保護范圍視后附的權利要求為準。
權利要求
1.一種集成電路時鐘網絡電容最佳化方法，包括識別時鐘走線和信號走線之間任何跨接點，其中每一時鐘走線由布線在該時鐘走線兩側的參考走線所屏蔽；以及在識別出的跨接點處將時鐘走線電容減小到參考走線電容值。
2.如權利要求1所述的集成電路時鐘網絡電容最佳化方法，其中該時鐘走線電容減小到參考走線電容的方法包括在識別出的跨接點處減小該參考走線寬度。
3.如權利要求2所述的集成電路時鐘網絡電容最佳化方法，其中該減小參考走線寬度的方法包括修整該參考走線。
4.如權利要求3所述的集成電路時鐘網絡電容最佳化方法，其中該修整參考走線的方法包括在參考走線上開刻槽。
5.如權利要求2所述的集成電路時鐘網絡電容最佳化方法，還包括求出具有已識別出的跨接點與信號走線的一時鐘走線的單位長度電容；求出在已識別出的跨接點處的時鐘走線和信號走線之間的附加電容；求出為抵消附加電容而在識別出的跨接點處所需采用的參考走線的寬度減小量；以及在識別出的跨接點處減小參考走線寬度。
6.如權利要求5所述的集成電路時鐘網絡電容最佳化方法，還包括由一應用程序接收集成電路布線數據庫，其中該應用程序是執行識別跨接點，再計算出具有識別出跨接點的時鐘走線的單位長度電容，計算時鐘走線和信號走線之間的附加電容，計算參考走線的寬度減小量；以及該應用程序修改該布線數據庫以完成該參考走線寬度的減小。
7.如權利要求5所述的集成電路時鐘網絡電容最佳化方法，還包括執行一布線工具，以生成該集成電路的布線數據庫；在布線時，該布線工具是運用一最佳化該集成電路的時鐘網絡電容的控制檔案；該控制檔案進行識別跨接點，再計算具有識別出跨接點的時鐘走線的單位長度電容，計算時鐘走線及信號走線之間的附加電容，計算參考走線的寬度減小量；以及該控制檔案與布線工具一起進行該參考走線寬度的減小。
8.一種將電路添加到集成電路上的方法，包括將第一和第二接地走線繞線至第一層上的時鐘走線的兩側；確定該時鐘走線與繞線于第二層上的信號走線之間的跨接點；以及分別減小第一和第二接地走線在跨接點處的寬度。
9.如權利要求8所述的將電路添加到集成電路上的方法，其中該繞線方法包括繞線第一和第二接地走線，使它們具有近似相等寬度且距該時鐘走線的距離近似相等。
10.如權利要求8所述的將電路添加到集成電路上的方法，其中該減小各自走線寬度的方法包括在第一和第二接地走線中的每個走線的至少一側開刻槽。
11.一種集成電路，包括一時鐘走線，位于第一層上，該時鐘走線與第一和第二參考走線的距離近似相等；一信號走線，位于第二層上，該信號走線跨越該時鐘走線；以及第一和第二參考走線，除了在信號走線跨接時鐘走線之處的寬度減小外，具有近似相等寬度。
12.如權利要求11所述的集成電路，其中該第一和第二參考走線在它們跨接時鐘走線之處開有刻槽。
13.如權利要求11所述的集成電路，其中該時鐘走線具有大致上均勻的單位長度電容。
14.一種并入運行在電路布線數據庫程序編碼的介質，其中該程序編碼包括一第一程序編碼，識別信號走線和時鐘走線之間跨接點；一第二程序編碼，計算具有至少一個跨接點之時鐘走線與相應繞線在該時鐘走線兩側的第一和第二參考走線之間的單位長度電容；一第三程序編碼，計算在每一跨接點處由相應信號走線引起的附加電容；以及一第四程序編碼，計算為抵消每一跨接點處附加電容所需的相應第一和第二參考走線之寬度減小量。
15.如權利要求14所述的并入運行在電路布線數據庫程序編碼的介質，其中該程序編碼還包括一第五程序編碼，修改電路布線數據庫，以根據所計算出的寬度減小量來減小該相應第一和第二個參考走線寬度。
16.如權利要求15所述的并入運行在電路布線數據庫程序編碼的介質，其中該第五程序編碼在上述每一跨接點處為上述相應第一和第二參考走線安排開刻槽。
全文摘要
本發明提供了一種集成電路時鐘網絡電容最佳化方法，其特征在于，該方法包括識別時鐘走線和信號走線之間跨接點，在跨接點處將時鐘走線電容減小到參考走線電容。每一時鐘走線均由布線在該時鐘走線兩側的接地走線屏蔽。時鐘走線電容減小到參考走線電容的方法包括在識別出的跨接點處減小參考走線之寬度。在跨接點處減小參考走線寬度操作可減小電容以抵消時鐘走線與信號走線之間的附加電容。通過在跨接點處修整走線或開刻槽方式實現寬度減小之目的。這種電容補償方式可為時鐘網絡中的時鐘走線提供實質上均勻的單位長度電容。
文檔編號H01L27/00GK1514476SQ20031010140
公開日2004年7月21日 申請日期2003年10月16日 優先權日2003年5月21日
發明者雷蒙德·A·伯特倫, S·伊莉莎白·W·郎偉爾, 詹姆斯·R·倫德伯格, R 倫德伯格, 蟶 住 郎偉爾, 雷蒙德 A 伯特倫 申請人:智權第一公司