專利名稱：Soi基片上的n－p對接的制作方法
技術領域：
0001本發明涉及成形在絕緣體硅(SOI)基片上的集成電路這樣的領域。
現有技術0002多年來，我們已經認識到由于SOI基片相關有源器件所成形于上的薄膜硅層而言，具有較少的寄生效應，所以SOI基片能提供更好的集成電路性能。SOI基片電路可按照與普通硅基片電路相同的方式來布置。然而，SOI基片也具有某些優點，這將在隨后采用SOI優點設計的電路應用中來說明。
0003我們首先回顧當前電路連接以及其在靜態隨機存取存儲器(SRAM)單元中的使用，這將有助于我們理解隨后說明的本發明實施例。
0004
圖1示出了典型的連接方式，如p信道晶體管漏極區域15和n信道晶體管的漏極終端14。首先，應該注意到n信道晶體管成形在p阱11內，而p信道晶體管成形在n阱12內。這個排列是關于非SOI基片10的。區域14和15的水楊苷層包括這樣的通路(vias)，其允許區域14和15由金屬線20連接在一起。通常而言，場氧化層或具有氧化物的平溝(trench fill)成形在氧化物絕緣層13上。這個氧化層將區域14和阱12以及區域15和阱14之間分隔開來。注意，若沒有由氧化物13所提供的絕緣層，則當前電路將存在于區域14和阱12之間，以及區域15和阱11之間，這分別由箭頭21和由箭頭22所示。
0005圖1的結構通常使用在靜態隨機存取存儲器單元中，在這樣的單元中使用形成雙穩態電路的交叉耦合反相器。在圖2中，圖1的連接被使用了兩次，這如由點線22和24所示。
附圖的詳細描述0006圖1是硅基片的橫截面立面圖，其示出第一電導率類型的一個晶體管的源極/漏極區域和相反電導率類型的另一個晶體管的源極/漏極之間的連接。
0007圖2是使用圖1連接的SRAM單元的優先領域布置。
0008圖3是本發明的一個實施例，其示出第一電導率類型的一個晶體管的源極/漏極和相反電導率類型的另一個晶體管的源極/漏極之間的連接。
0009圖4示出使用在六晶體管SRAM單元布置中的圖3的連接。
0010圖5示出使用在部分顯示的六晶體管SRAM單元的另一種布置中的圖3的連接。
0011圖6是第一摻雜區域所成形的SOI基片的橫截面立面圖。
0012圖7闡明在附加掩模步驟和附加摻雜步驟之后的圖6的基片。
0013圖8闡明在水楊苷層已經成形之后圖7的基片。
詳細描述0014描述了成形在絕緣體硅(SOI)基片內的n類型和p類型源極/漏極區域之間的連接。在下面的說明中，闡述特定的細節，以便能使我們對本發明有更詳盡的了解。對本領域熟練的技術人員顯而易見的是可不采用這些特定的細節而實現本發明。在其它的情況下，為了不必要的影響本發明的主題思想，這里將不再贅述我們所熟知的處理步驟。
0015首先參考圖3，闡明依照本發明一個實施例的連接。該連接是制造在SOI基片上的。這些基片在優先領域中是已知的，且這些基片通常由諸如圖3的基片30這樣的單晶硅基片成形。較高質量的單晶硅層35成形在基片30上，中間氧化物層31置于較厚的基片體30和薄膜層35之間。通常，圖3隱藏的氧化物層31是基片30上延伸的較高質量的氧化物層。
0016SOI基片能以幾種方式來成形，例如，通過使用來自基片30的晶粒(seeds)將外延層35增加到氧化物層31上這樣的方式來制造這種基片。另一種技術是用激光將涂敷在氧化物層31上的非晶形層或多晶硅層退火，以提高晶體粒度，并稍微提供一些單晶硅層。還有一種技術是將氧離子注入到單晶硅基片中，這樣以形成隱藏氧化物層31，而同時將單晶硅層35留在層31上。
0017在本發明中，圖3中所示的n+區域33直接毗連p+區域32。該n+區域可為n信道晶體管的源極或漏極區域，且p+區域32可為p信道晶體管的源極或漏極區域。隨著區域32和33的各個場效應晶體管的成形，通過標準的自對準過程而形成區域32和33，這一點將隨后做個說明。
0018在隨后說明的一個電路應用中，區域33是反相器中n信道晶體管的漏極區域，且p+區域32是反相器中p信道晶體管的漏極區域。該反相器是SRAM單元的一部分，該反相器隨后與另一個反相器交叉耦合，以形成雙穩態電路，這一點將隨后結合圖4和圖5來說明。
0019水楊苷層34一直從區域33的上表面延伸到區域32的上表面。本層提供區域32和33之間的傳導路徑。層34是自對準水楊苷層，該層可由如硅和鈦或鎳，以及其它金屬形成。
0020與圖3結構相反的圖1結構，我們可看到源極/漏極區域彼此靠得更近。這就減少了需要用于連接的基片面積。而且，該連接更簡單。沒有像圖1中所示用來通過金屬20連接該區域的通路這樣的所需通路。另外，由于水楊苷層已經實現了用于圖3連接的金屬層20的功能，所以不再需要用于圖3連接的金屬層20。
0021圖3的連接被用來減少所需用于圖2的SRAM單元的布置面積。在圖4中，所示SRAM單元包含形成雙穩態電路的交叉耦合的反相器以及一對將雙穩態電路與位線耦合起來的通路柵極晶體管。每個這樣的反相器包含串聯的p信道和n信道場效應晶體管。
0022p信道晶體管的普通源極區域40與疊加金屬(金屬1)電源線60連接在一起。其中一個這樣晶體管的源極區域是區域45，且另一個這樣晶體管的源極區域是區域46。多晶硅柵極結構41形成了其中一個反相器內的兩個晶體管的柵極，而多晶硅柵極結構42提供了另一個反相器內晶體管的柵極。一個反相器的n信道晶體管包括區域48和49。另一個反相器的n信道晶體管包括區域47，且共享n+區域49。區域49通過觸點與地線52相連。
0023應當注意的是其中一個反相器的P+漏極區域45和n+漏極區域48彼此毗連，這如圖4中所示。另一個反相器的區域46和47的情況也是如此。相反，當比較圖4和圖2的結構時，我們注意到沒有使用點線23和24中所示的更復雜的連接。
0024相應圖3的層34，存在覆蓋區域45和48的水楊苷層。同樣的，有水楊苷層覆蓋區域46和47。
0025圖4的SRAM單元的剩余物包括通路柵極晶體管。一個通路柵極晶體管共享區域50，且其包括n+區域53。另一個晶體管共享區域47，且其包括n+區域54。這些通路晶體管的柵極結構61實際上是這樣的字線，其允許通過將其連接到補充位線而選擇該單元。通過觸點55和56來進行這樣的連接，該觸點將這些通路柵極晶體管連接到位線57和58。
0026反相器之間的交叉耦合是通過金屬構件50和51來實現的。金屬構件50接觸n+區域48和硅構件42。同樣的，p+區域46通過金屬構件51接觸多晶硅結構41。注意，區域45和48通過疊加水楊苷而連接在一起，這未在圖4中示出。同樣的，區域46和47通過疊加水楊苷層連接在一起。
0027在圖5中，所示SRAM單元的另一種布置使用寬布置排列。圖5部分示出了該單元。另外，該單元包括一對形成雙穩態電路的交叉耦合反相器以及一對傳輸柵極。所示其中一個反相器的p信道晶體管是區域80、柵極71，以及區域76。本反相器的n信道晶體管包括漏極區域75、柵極66，以及n+源極區域65。通路柵極晶體管包括區域75、柵極(字線)72，以及區域79，該通路柵極晶體管與由疊加金屬1形成的位線連接在一起。
0028需要著重指出的是，不像優先領域中的，寬六晶體管SRAM單元、區域75以及76是彼此毗連的，這就減少了該單元所需的面積。該單元另一部分的相應區域也是彼此毗連的。諸如圖3中所示的水楊苷層將這些區域連接在一起。
0029現在參考圖6，闡明的硅基片80具有隱藏氧化物層81和單晶硅層82。所示部分兩個多晶硅柵極80和84成形于SOI基片上，這兩個多晶硅柵極與層82保持絕緣。邊墻隔離物85成形于柵極83的另一邊。這些邊墻隔離物通常被用來形成鄰近柵極的摻雜程度較輕微的源極和漏極區域。該隔離物也準許自對準水楊苷成形于柵極的上表面，并在源極和漏極區域上，而不引起短路，這是因為其由二氧化硅或氮化硅形成。
0030光刻膠層87覆蓋柵極84和部分與柵極84相鄰的基片。諸如砷這樣的摻雜劑被散播到相鄰于柵極84的層82中，以形成源極或漏極區域88。該摻雜劑如可被離子注入到通常使用的自對準過程中。(附圖中未示出通常在形成隔離物85之前進行的更有可能摻雜區域的成形。)0031現在，使用另一個掩模步驟來形成光刻膠層90，這樣以覆蓋區域88和柵極83，留下毗連區域88的顯露的基片區域。現在，諸如硼或磷這樣的p類型摻雜劑被引入到形成源極或漏極區域91的硅層81中，與柵極和隔離物86成一條直線。注意圖7中，區域88毗連區域91，即這兩個區域是相鄰或毗連的，它們之間沒有未摻雜的區域。
0032接下來，如在圖8中所示，在光刻膠90被移除之后，使用如鈦或鎳來形成硅化物層95。本層是自對準的，這是因為其僅形成在硅上。如所述，由于本層是自對準硅化物，所以本層被稱作水楊苷。由于層95僅形成在硅上，所以其不形成在相鄰于柵極83和84的隔離物上，而且隨后該柵極不與源極/漏極區域短路。如在圖8中所示，層95將區域88和91互連在一起。
0033這樣，就已經說明了相反電導率類型的兩個區域之間的連接，那里區域是毗連的，而且疊加水楊苷層將這兩個區域互連在一起。該連接對SRAM單元而言尤其有用。
權利要求
1.一種集成電路，其特征在于，包含基片，其具有包含有源器件的絕緣體硅(SOI)表面；至少兩個為場效應晶體管的所述有源器件，每個具有成形在所述SOI表面上的相反導電率類型的源極和漏極區域，其中一個所述晶體管的其中一個所述區域直接毗連另一個晶體管的其中一個所述區域；以及水楊苷層，其從一個晶體管的所述一個區域延伸到另一個晶體管的所述一個區域。
2.如權利要求1所述的集成電路，其特征在于所述毗連區域是p類型漏極區域和n類型漏極區域。
3.如權利要求1所述的集成電路，其特征在于所述絕緣體是二氧化硅。
4.如權利要求2所述的集成電路，其特征在于所述絕緣體是二氧化硅。
5.如權利要求1所述的集成電路，其特征在于所述水楊苷是用鈦成形的。
6.如權利要求4所述的集成電路，其特征在于所述水楊苷是用鎳成形的。
7.成形在絕緣體硅(SOI)基片上的電路包含第一晶體管，其具有成形在SOI基片上的是第一導電率類型的源極和漏極區域；第二晶體管，其具有成形在SOI基片上的是第二導電率類型的源極和漏極區域；以及所述第一晶體管的其中一個所述源極和漏極區域，以及所述第二晶體管的其中一個所述源極和漏極區域，它們通過成形在相鄰區域上的水楊苷層而彼此毗連。
8.如權利要求7所述的電路，其特征在于所述毗連區域是p類型漏極區域和n類型漏極區域。
9.如權利要求8所述的電路，其特征在于所述絕緣體是二氧化硅。
10.如權利要求9所述的電路，其特征在于所述水楊苷包含鎳或者鈦。
11.成形在絕緣體硅(SOI)基片上的六晶體管單元包含第一和第二交叉耦合反相器，每個反相器具有p信道和n信道晶體管；以及一個反相器中的所述n信道晶體管的n類型區域，其直接與所述一個反相器中的所述p信道晶體管的p類型漏極區域毗連。
12.如權利要求11所述的單元，其特征在于，另一個反相器中所述n信道晶體管的n類型漏極區域直接與另一個反相器中p信道晶體管的p類型漏極區域毗連。
13.如權利要求11所述的單元，其包含水楊苷層，一個成形在每個反相器的所述n信道晶體管和p信道晶體管的所述n類型漏極區域和所述p類型漏極區域上。
14.一種集成電路，其特征在于，包含絕緣體硅基片；第一和第二反相器，其成形在交叉耦合形成雙穩態電路的所述基片上；每個反相器，包括串聯的p信道和n信道晶體管，這樣以使每個反相器內的p區域和n區域彼此毗連。
15.如權利要求14所述的集成電路，其特征在于所述硅化物層覆蓋了每個所述相鄰區域。
16.如權利要求15所述的集成電路，其特征在于所述硅化物層包含鈦或者鎳。
17.如權利要求14所述的集成電路，其特征在于所述SOI基片的絕緣層是二氧化硅。
18.如權利要求17所述的集成電路，其特征在于所雙穩態電路被合并到六晶體管靜態隨機存取存儲器單元中。
19.一種方法，其特征在于，包含形成與絕緣體硅(SOI)基片絕緣并成形在SOI基片上的第一和第二隔離開的柵極；形成與所述SOI基片中的其中一個所述柵極相鄰的第一導電率類型的第一摻雜區域；形成與另一個柵極相鄰的第二導電率類型的第二摻雜區域；第一和第二區域彼此毗連；以及形成將所述摻雜區域連接在一起的水楊苷層。
20.如權利要求19所述的方法，其特征在于，所述摻雜區域用離子注入的方法來成形。
21.如權利要求19所述的方法，其特征在于，所述水楊苷層是由鈦來成形的。
22.如權利要求19所述的方法，其特征在于，所述水楊苷層是由鎳來成形的。
全文摘要
用于將一個晶體管的源極/漏極區域與另一個晶體管的源極/漏極區域連接在一起而不使用疊加金屬的SOI連接。這幾個區域通過水楊苷(a salicide)毗連在一起。
文檔編號H01L21/8244GK1682374SQ03821829
公開日2005年10月12日 申請日期2003年9月5日 優先權日2002年9月17日
發明者M·C·韋布, M·玻爾 申請人:英特爾公司