專利名稱：具溝渠絕緣的半導體組件及其制造方法
技術領域：
本發明系與一具有溝渠絕緣的半導體組件及其相關的制造方法有關，且特別是與一具有溝渠類型的半導體組件、底部接觸連接主動屏蔽、以及其相關的制造方法有關。
背景技術：
特別用于定義半導體基板中有源區域的絕緣通常由被稱為是局部氧化區域(LOCOS，Local Oxidation of Silicon)的厚氧化物膜層形成；然而當整合密度增加時，則不適合使用這種傳統的LOCOS方式，這是因為這樣的方式有高度的面積需求；更甚者，當絕緣層形成于一橫向于該等有源區域方向的方向時，這樣的方式將產生“鳥嘴(birdsbeak)”現象。因此便發展出所謂的溝渠絕緣，舉例而言，在淺溝渠絕緣(STI)的例子中，填有絕緣材料的淺絕緣溝渠系形成于半導體基板的表面上，然而，由于在半導體材料中會產生所謂的擊穿(punch-through)效應，因而這樣的傳統溝渠絕緣仍時常不具足夠的效益，在此情形中會有泄漏電流產生。在此例中，該等泄漏電流將觸發寄生之雙極晶體管，因而破壞半導體組件。
近年來，具有屏蔽結構之溝渠絕緣系特別針對降低此泄漏電流而發展，其中，為了在該溝渠中實現一場屏蔽，必須嵌入一電傳導性材料作為電極，而改善其電性質；通常，此種具有屏蔽作用的溝渠絕緣系接觸連接至該基板表面或是自該基板接觸連接。
然而，此例的缺點在于，由于必須之接觸連接，將產生不適當的屏蔽作用及/或需要更大的面積需求。
因此，本發明基于提供一具有溝渠絕緣的半導體組件及其相關的制造方法的構想，不僅能夠實現改良之屏蔽，亦可減少所需要的面積，因而提高整合密度。
發明內容
根據本發明，上述構想可藉由權利要求1中關于半導體組件的特征與權利要求7中關于其制造方法的步驟而實現。
特別是藉由使用一特定溝渠接觸，其中該溝渠接觸具有具有一含一側壁絕緣層與一電傳導填充層之深接觸溝渠，該電傳導填充層系電連接至位于該絕緣溝渠底部區域之半導體基板的一預定摻雜區域，藉以接觸連接一具有主動屏蔽之溝渠絕緣，而特別能夠大幅降低基板電阻值，因而能夠獲得改善的屏蔽性質；同時，溝渠接觸的使用亦降低了一個別半導體電路所需要的面積。
根據上述構想，該溝渠絕緣之一覆蓋絕緣層系位于一低于該半導體基板表面處，且位于該絕緣溝渠內；其特別是在考量到位于該覆蓋絕緣層上之相對平坦的表面與從傳導層填充的傳導溝渠(例如內連接)的絕緣時，能夠提供另一改良之制程能力。
根據上述構想，該溝渠絕緣與該溝渠接觸在該半導體基板內所具有的深度大于一個別之消耗區域，因而特別能夠降低擊穿效應。
若在個別溝渠絕緣的半導體基板表面處使用加寬的、或是使用所謂之淺絕緣溝渠，便能夠利用傳統的標準方法，以一個簡單的方式來保護在半導體基板上不需要的、或是非有源之區域，使其鈍化。
根據上述構想，該半導體基板具有一多層井結構，該預定摻雜區域構成了位于其內之一摻雜井，因此，即使在復雜半導體電路的情形中，亦能夠達成最佳適應之屏蔽；特別是，由于接觸連接得以均勻地形成，且能夠減少井內部的位能擾動，因而在井區域的接觸連接能夠被明顯地改善。在另一方面，由于不在需要將個別之井接觸定路線至一半導體基板表面，因而特別能夠明顯減少其所需要的面積。
本發明的其它較佳細節則于其它次要之權利要求中加以說明。
本發明系以下列較佳實施例、并配合下列圖式加以詳細說明，其中圖1A至1N系為簡單截面圖，用以根據本發明之第一較佳實施例，說明用以制造一具有溝渠絕緣的半導體組件之方法的基本步驟；圖2為一簡單截面圖，用以根據本發明之第二較佳實施例，說明一具有溝渠絕緣的半導體組件；圖3為一簡單截面圖，用以根據本發明之第三較佳實施例，說明一具有溝渠絕緣的半導體組件；圖4為一簡單截面圖，用以根據本發明之第四較佳實施例，說明一具有溝渠絕緣的半導體組件；
圖5A至5H系為簡單截面圖，用以根據本發明之第五較佳實施例，說明用以制造一具有溝渠絕緣的半導體組件之方法的基本步驟；以及圖6A至6E系為簡單截面圖，用以根據本發明之第六較佳實施例，說明用以制造一具有溝渠絕緣的半導體組件之方法的基本步驟。
具體實施例方式
第一較佳實施例圖1A至1N系為一半導體組件的簡單截面圖，根據本發明之一第一較佳實施例，該半導體組件在其一上部區域中具有一加寬的淺溝渠絕緣STI，在其上部區域中具有一細溝渠絕緣TTI與一相關之溝渠接觸DTC(深溝渠接觸)。
根據圖1A，首先，于一共同載體材料(例如一半導體基板)中形成不同的摻雜區域，舉例而言，組件符號1表示一p型半導體基板或是一深p型井，組件符號2表示一n型井，而組件符號3表示一(淺)p型井；舉例而言，該等井或摻雜區域1、2與3系可藉由離子注入或是其它摻雜方式而形成，且較佳為使用硅作為半導體材料。
舉例而言，具有氧化物層形式之一第一絕緣層4系沉積或成長于該半導體基板之表面，而以此方式于該半導體基板中獲得一雙層或三層井結構，并可用以實現復雜的半導體電路，特別是NMOS與PMOS晶體管。而為了實現高電壓電路，該等井系可以對應之高電壓摻雜而形成。
根據圖1B，接著藉由例如一沉積方式而形成一硬掩模層5于該第一絕緣層4之表面上，例如沉積一Si3N4層。接著，藉由傳統的光顯影方式來產生一圖形化(patterning)，以形成一與稍后欲形成之深溝渠T對應的硬掩模。
根據圖1C，深溝渠T系利用圖形化之硬掩模或硬掩模層5，藉由例如一異向蝕刻方式而形成于一具有淺而加寬表面區域之溝渠絕緣STI、一細溝渠絕緣TTI與一溝渠接觸DTC中；舉例而言，所使用之該異向蝕刻方式系為一反應離子蝕刻(RIE)，其可于半導體基板中形成具有相同深度之非常深且可精確圖形化之溝渠。
特別是，當使用一溝渠結構時，該等深溝渠僅形成于一井中或同一摻雜之基板中，為了避免所謂之擊穿效應，該等溝渠的深度系大于形成于或稍后將形成于表面之摻雜區域之一相關消耗區域的深度。
根據圖1C，該等深溝渠T系延伸至一預定摻雜區域或一預定摻雜井2，舉例而言，其構成了一三層井結構中之一中間N型井。
根據圖1D，在形成了該等深溝渠T之后，便接著形成一側壁絕緣層6于該等溝渠之側壁處，其中，在清理了所移除之干式蝕刻聚合物后，一溝渠絕緣層首先形成于該溝渠T之表面，該溝渠絕緣層較佳是藉由一熱氧化方式而形成為一所謂之線型氧化物；舉例而言，施行一異向反應離子蝕刻以移除該溝渠絕緣層的一底部區域。在移除了該溝渠絕緣層的底部區域之后，側壁絕緣層6系藉以完成；將一電傳導性材料7填充至該溝渠，例如沉積一高度摻雜之多晶硅，其摻雜地傳導類型n系與該預定摻雜區域或該n型井2相同；最后，對該電傳導填充層7施行例如一異向回蝕(etching-back)步驟，因而獲得如圖1D所示之截面圖。
根據圖1E，接著，形成一抗蝕劑層8于該半導體基板表面與該填充溝渠表面，且至少在此一區域中將其對應圖形化以實現一加寬表面溝渠STI，而此結構系被轉化為在下方之硬掩模層5；因此，一傳統之淺溝渠絕緣能夠被形成于半導體區域中來加以保護與鈍化，因而平坦之大面積區域可以一簡單方式而加以去活性化。
根據圖1F，接著，移除該第一抗蝕劑層8或是將其剝離(stripped)，并形成一第二絕緣層9于整體面積上；較佳為，藉由一CVD(化學氣相沉積)方法沉積一二氧化硅硬掩模層(例如TEOS)。之后，一第二抗蝕劑層10系形成于整體面積上，并藉由傳統之光顯影方式將其圖形化，因此，僅該溝渠絕緣STI與TTI未被覆蓋，而該溝渠接觸DTC之區域亦可繼續被保護。
根據圖1G，接著可使用傳統的蝕刻方式，來移除在該等溝渠絕緣STI與TTI之區域中所沉積的第二絕緣層9，而該第二抗蝕劑層10則接著被移除或剝離，因而獲得如圖1G所示之截面圖。
根據圖1H，接著執行另一蝕刻方法，其系利用在該等溝渠絕緣STI與TTI區域中之該硬掩模層5與該溝渠接觸DTC區域中之該第二絕緣層9；較佳為，藉由一異向蝕刻方法來移除最頂層之p型井3的半導體材料或硅，以及移除該電傳導填充層7或該高度摻雜之多晶硅的一上部區域，其較佳為以反應離子蝕刻方式而執行；其中，亦移除尤其是在先前干式蝕刻方式中所產生的聚合物。
特別是，由于該側壁絕緣層6仍存在于具有加寬淺表面區域之加寬溝渠絕緣STI中，舉例而言，根據圖1I，可于一接續之步驟中施行一HF浸染，以移除殘余之側壁絕緣層6；因此，在溝渠絕緣STI與TTI之區域中，在該深溝渠T上部區域中的側壁絕緣層6系被移除，因而獲得淺與部分加寬之溝渠ST。此外，根據圖1I，該硬掩模層5的邊緣同樣可于溝渠絕緣STI與TTI之為覆蓋區域中被回蝕，其系所謂之“氮化物回折(Nitride Pullback)”，其導致該等溝渠邊緣在后續處理中之一特定應力釋放，并改善了現存之CMOS晶體管的電性。
根據圖1J，接著形成一第一覆蓋絕緣部分層10于已形成之該溝渠絕緣區域STI與TTI的淺溝渠ST中，其中該部分層較佳為形成一所謂之線型氧化物，以作為絕緣層，其同樣是再次藉由一熱氧化之方式而形成；同樣的，亦可施行其它可替代之方式，以形成此一絕緣層(例如層結構)。
根據圖1K，接著形成一第二覆蓋絕緣部分層11于該淺溝渠ST中、或是于該第一覆蓋絕緣部分層10之表面，較佳為，施行一二氧化硅(例如TEOS)之CVD沉積，因而完全填充該等淺溝渠ST。為了對以此方式所沉積之該第二覆蓋絕緣部分層11進行平面化，系施行一例如傳統之CMP(化學機械拋光)方式，該硬掩模層5系作為一終止層；因此，在此一步驟中，該第二絕緣層9亦同樣于該溝渠接觸DTC之區域中被移除，因而獲得如圖1K所示之截面圖。
根據圖1L，該硬掩模層5或該氮化硅層系接著于整體面積中移除，因此，僅有該第一絕緣層4、該第二絕緣層9與該第二覆蓋絕緣部分層11仍保持于該基板表面；因此，特別是藉由該等膜層中二氧化硅的使用，可獲得一個特別簡單的方法步驟。
在一接續的方法步驟中，根據圖1M，殘余之第一絕緣層4，亦即一二氧化硅緩沖層，系被移除；其中該第二絕緣層9與該第二覆蓋絕緣部分層11亦被對應移除并具有對應的厚度，以避免電路短路或是非有意之布局。
之后，形成一柵氧化物層，以作為柵介電質12，舉例而言，其系藉由熱氧化的方式而形成，亦可使用其它可替代之方式與材料來形成此一柵介電質12。接著通常是實際形成在該半導體基板之有源區域中或該p型井3中的轉換組件，而圖1N僅說明n+型摻雜之摻雜區域13。在該溝渠接觸DTC中，一經由該電傳導填充層7而與該深n型井2接觸之接觸開口亦同樣藉由傳統方法而未加以覆蓋。由于其它用以形成NMOS或PMOS晶體管之制造方法系對應至傳統之制造方式，因而未于此例中加以描述。
由此一方式便可獲得一具有溝渠絕緣的半導體組件，其系接觸連接于其底側；特別是，由于在預定摻雜區域中、或是該n型井2的接觸阻值可保持最小，且可減少上述之接觸連接的面積需求，因而該溝渠絕緣具有一改良之屏蔽作用。更精確地說，在該預定摻雜區域中，藉由該溝渠接觸DTC與溝渠絕緣的適當定位，可獲得一最佳之連接可能性。基于深入該等溝渠之覆蓋絕緣層10與11之考量，其更可避免不需要之布局，因而能夠簡化一進一步之延伸處理。此外，藉由圖1A至圖1N所述之方法步驟，可于半導體基板中形成非常窄的溝渠絕緣TTI與表面加寬之溝渠絕緣STI，并將其有效連接而作為主動屏蔽，因而可獲得高整合密度，其不僅減少了主動組件所需要之面積，亦使得不需要的有源區域能夠藉由加寬之溝渠絕緣STI而被輕易去活性化。
在圖1N所示之多層井結構的例子中，特別是，由于擊穿效應與泄漏電流的有效避免，因而其在即使是非常復雜的半導體電路中，亦可實現一非常高的整合密度。
第二較佳實施例圖2為一簡單截面圖，用以根據本發明之第二較佳實施例，說明一具有溝渠絕緣的半導體組件；其中為了簡化說明，圖2對應的組件符號系指定與圖1對應之相同組件，且相同部分系不再加以贅述。
然而根據圖2，該半導體組件并不是形成于具有多重井結構的半導體基板上，而是僅具有一單一摻雜， 因此，明顯簡單的半導體電路亦可同樣獲得改良之屏蔽性質與一較小的面積需求。圖2所示之半導體組件系一NMOS晶體管，舉例而言，使用一p型半導體基板1，并接著使用一p+型摻雜之半導體材料作為電傳導填充層；由于溝渠接觸DTC的使用，可再次獲得于底部接觸連接之溝渠絕緣的改良連接可能性，因而產生一改良之屏蔽與一較小之面積需求。特別是，在此一簡單半導體基板的例子中，該等溝渠的深度系大于該摻雜區域13所產生消耗區域的深度，以有效避免所謂之擊穿效應。
此外，應特別說明的是，當使用高度摻雜之半導體材料作為電連接填充層時，在接續的處理步驟(未說明)中，外擴散將于該接觸的根部發生，因而能夠產生其它改良之絕緣性質。
第三較佳實施例圖3為一簡單截面圖，用以根據本發明之第三較佳實施例，說明一具有溝渠絕緣的半導體組件；其中為了簡化說明，圖3對應的組件符號系指定與圖1或圖2所對應之相同組件，且相同部分系不再加以贅述。
根據圖3，該半導體基板僅具有一p型井、或一實際基板1與一額外之n型井2；該電傳導填充層7系連接至該p型井或該基板1，這產生了PMOS晶體管之一STI與TTI溝渠絕緣，因而該摻雜區域13系為p+型摻雜。特別是，當使用高度摻雜之半導體材料時，該電傳導填充層系因此而由一p+型摻雜之多晶硅所組成。
其同樣產生如第一較佳實施例與第二較佳實施例相同之較小面積需求，以及改良之屏蔽性質。
第四較佳實施例圖4為一簡單截面圖，用以根據本發明之第四較佳實施例，說明一具有溝渠絕緣的半導體組件；其中為了簡化說明，圖4對應的組件符號系指定與圖1至圖3所對應之相同組件，且相同部分系不再加以贅述。
PMOS晶體管之一具有相關的溝渠接觸DTC之一STI與TTI溝渠絕緣系再次表示于圖4中，在此再次于一p型基板1上形成一雙層井結構或一n型井2；根據圖4，該溝渠絕緣之底側連接可因而同樣位于該第一n型井2中，其中，較佳為再次使用n+型摻雜之多晶硅，且為了避免擊穿效應，該等溝渠之一對應深度系大于空白電荷區域之深度。
同樣的，于此例中可制造一具溝渠絕緣的半導體組件，其具有改良之屏蔽性質與較小的面積需求；亦可同時制造窄溝渠絕緣TTI與具有一加寬溝渠表面之溝渠絕緣STI。
第五較佳實施例圖5A至5H系為簡單截面圖，用以根據本發明之第五較佳實施例，說明用以制造一具有溝渠絕緣的半導體組件之方法的基本步驟；其中為了簡化說明，圖5對應的組件符號系指定與圖1至圖4所對應之相同組件，且相同部分系不再加以贅述。
根據第五較佳實施例，僅形成一具有加寬表面結構之加寬溝渠絕緣STI與一相關溝渠接觸DTC，因而能夠稍微簡化其方法步驟。
首先，施行與圖1A至圖1D相同的方法步驟，因而一側壁絕緣層6與一電傳導填充層7系形成于深溝渠T中。
根據圖5A之方法步驟，其系接續在圖1D所示之方法步驟之后，舉例而言，該硬掩模層5較佳為包含一氮化硅層，該硬掩模層5系被完全移除，并接著在整體面積上沉積一新的第二硬掩模層5A。
根據圖5B，在一接續之方法步驟中，再次涂布一第一抗蝕劑層8以圖形化該加寬溝渠絕緣STI之區域，并藉由傳統光顯影方式加以圖形化；利用此一抗蝕劑掩模，該第二硬掩模層5A系可被接著于該加寬溝渠絕緣STI之區域中移除，因而獲得如圖5B所示之截面圖。
根據圖5C，接著移除該第一抗蝕劑層8，或是施行一抗蝕劑剝離，并于該等溝渠之上部區域中移除該電傳導填充層7與該半導體基板或該p型井3；本質上，此步驟系對應至第一較佳實施例中圖1H所示之步驟，首先移除該第一絕緣層或二氧化硅緩沖層4，并接著移除該半導體材料。此步驟再次結束于一清理處理或殘余聚合物之移除。
根據圖5D，其系與圖1I所示之步驟相同，施行一簡單的氫氟酸浸染(HF dip)，以移除殘余的二氧化硅側壁絕緣層6；此外，為了該溝渠邊緣之應力釋放，系回蝕該第二硬掩模層5A，亦即所謂之氮化物后退(fallback)，而其導致此層在該溝渠接觸DTC區域中之回蝕或厚度減少。
根據圖5E，接著再次形成第一覆蓋絕緣部分層10，而于圖5F中，形成該第二覆蓋絕緣部分層11，即再次施行與圖1J與圖1K所示相同之方法步驟。
然而，根據圖5F，特別是在該溝渠接觸DTC之區域中、在該第二硬掩模層5A之一溝槽中，同樣藉由一CVD方式沉積一具有TEOS二氧化硅形式之第二覆蓋絕緣部分層11。
根據圖5G，接著同樣完全移除該第二硬掩模層5A之未覆蓋區域，但保留該層5A之一部份于該溝渠接觸DTC區域中的第二覆蓋絕緣部分層11之下方。
最后，根據圖5H，再次完全移除該第一絕緣層4或該二氧化硅緩沖層，并形成一柵介電質12于整體面積上；較佳為，施行一熱氧化以形成一致(均勻厚度)之柵氧化物。
其它用以形成摻雜區域、控制層與接觸孔洞之步驟可參考第一較佳實施例中之說明，在此不再加以贅述。
因此，特別是當實現一具加深溝渠表面之溝渠絕緣的半導體組件時，能夠稍微簡化其制造方法，且能夠同樣獲得改良之屏蔽性質與較小的面積需求。
圖5所示之多層井結構亦可實施于其它的半導體基板以及根據圖2至圖4所示之其它的井結構。
第六較佳實施例圖6A至6E系為簡單截面圖，用以根據本發明之第六較佳實施例，說明用以制造一具有溝渠絕緣的半導體組件之方法的基本步驟，其中該溝渠絕緣僅具有一窄溝渠絕緣TTI。
根據第六較佳實施例，首先，施行與圖1A至圖1D相同的方法步驟，并根據圖6A，再次涂布一第一抗蝕劑層8以覆蓋該溝渠接觸DTC之區域，并于一接續之步驟中加以圖形化。因此，該窄溝渠絕緣TTI之區域系利用該抗蝕劑層8而被蝕刻，因而可藉由例如一反應離子蝕刻(RIE)而移除該等溝渠或位于其內之一電傳導填充層7之一上部區域。因此，可再次獲得形成于該等溝渠上部區域中之該淺溝渠ST。
根據圖6B，在一接續之方法步驟中，移除該第一抗蝕劑層8，或是施行一抗蝕劑剝離，且接著再次回蝕該第一硬掩模層5以實現該溝渠邊緣之應力釋放。
根據圖6C，接著較佳為藉由一TEOS沉積方法來沉積二氧化硅，并藉由一化學機械拋光(CMP)方式來將其平面化，其中該第一硬掩模層5系作為一終止層。在第六較佳實施例中，可因此獲得如圖6C所示之構成一單一膜層之該覆蓋絕緣層11。
根據圖6D，在一接續之方法步驟中，該第一硬掩模層5系藉由傳統蝕刻方式而移除，且根據圖6E，該第一絕緣層4或二氧化硅緩沖層系以同樣方式而于整體面積中消除。
最后，根據圖6E，再次形成一柵介電質12于該半導體基板或該井3之表面；較佳為，施行一熱氧化以產生一柵氧化物12。而其它進一步之方法步驟可參考第一較佳實施例中之說明，在此不再加以贅述。
因此，藉由溝渠絕緣的組合可實現具有低連接阻值之一顯著的屏蔽，可降低其所需面積，并實現一高度彈性之用途可能性；該溝渠絕緣系接觸連接于底側，以實現一具有溝渠連接之主動屏蔽；在此例中，能夠使用窄或細溝渠絕緣TTI，以進一步改良其整合密度；而于上部區域具有加寬溝渠之加寬溝渠絕緣STI亦可同時形成，或是作為一替代方案，進而藉由標準方法而提供了該半導體基板大區域去活性化之可行性。
特別是在多層井結構的例子中，該等井不再需要與半導體表面接觸，而能夠直接接觸連接；舉例而言，藉由該溝渠接觸DTC之一封閉環便可實現一內部三層井之側向絕緣。此外，在井中的每一點接能額外經由一DTC而接觸連接，以于整體井中產生一致的或相同的位能條件，因而進一步改善半導體組件的特征性質；特別是，能夠利用一特別簡單的方法來絕緣與產生負電壓并開關芯片。
在該溝渠絕緣中之電性屏蔽的直接底側接觸連接能夠進一步忽略該等井之相對高的側向寄生阻值，因而再次增進其屏蔽。
本發明系利用一p摻雜之半導體基板而說明如上，然而，本發明亦可同樣使用一n摻雜之半導體基板，惟于實施例中所使用之摻雜須替代為補償型之摻雜。
組件符號說明STI溝渠絕緣TTI溝渠絕緣DTC溝渠接觸T 深溝渠ST 溝渠1 半導體基板2 半導體基板3 半導體基板4 絕緣層5 硬掩模層5A 硬掩模層6 絕緣層7 電傳導填充層8 抗蝕劑層9 絕緣層10 覆蓋絕緣層11 覆蓋絕緣層12 柵介電質13 摻雜區域
權利要求
1.一種具有溝渠絕緣的半導體組件，其用以定義一半導體基板(1，2，3)的有源區域，該溝渠絕緣(STI，TTI)具有包含一覆蓋絕緣層(10，11)、一側壁絕緣層(6)與一電傳導填充層的一深絕緣溝渠，其乃電連接至位于該絕緣溝渠底部區域的所述半導體基板的一預定摻雜區域，其特征在于一溝渠接觸(DTC)，其具有一包含一側壁絕緣層(6)與一電傳導填充層(7)之深接觸溝渠，其乃同樣地電連接至位于該接觸溝渠底部區域之半導體基板(1，2，3)的一預定摻雜區域。
2.如權利要求1之半導體組件，其中該覆蓋絕緣層(10，11)本質上乃形成于一半導體基板表面下方，且形成于該絕緣溝渠內。
3.如權利要求1或2之半導體組件，其中該溝渠絕緣(STI，TTI)與該溝渠接觸(DTC)具有的深度大于該半導體基板(1，2，3)中的一相關消耗區域。
4.如權利要求1至3中任一項之半導體組件，其中該溝渠絕緣(STI)在該半導體基板表面具有一加寬的淺絕緣溝渠以被填充非有源區域。
5.如權利要求1至4中任一項之半導體組件，其中該預定摻雜區域構成了一多層井結構的一摻雜井(2)。
6.如權利要求1至5中任一項之半導體組件，其中該半導體基板(1，2，3)含有硅，該覆蓋與側壁絕緣層(6，10，11)含有二氧化硅，而該填充層(7)含有高度摻雜的多晶硅。
7.一用以制造一具有溝渠絕緣的半導體組件的方法，該方法具有下列步驟a)準備一具有至少一預定摻雜區域(2)的半導體基板(1，2，3)；b)形成深度達到該預定摻雜區域(2)的深溝渠(T)，以便實現至少一溝渠絕緣(STI，TTI)與一溝渠接觸(DTC)；c)于該等溝渠(T)的側壁形成一側壁絕緣層(6)；d)于該等溝渠(T)中形成一電傳導填充層(7)；e)針對該溝渠絕緣(STI，TTI)而至少移除該等溝渠上部區域中的該電傳導填充層(7)，進以形成淺溝渠(ST)；以及f)于該溝渠絕緣(STI，TTI)之該等淺溝渠(ST)中形成一覆蓋絕緣層(10，11)。
8.如權利要求7之方法，其中，在步驟a)中，一雙層或三層井結構乃形成于該半導體基板中。
9.如權利要求7或8之方法，其中，在步驟b)中，該等深溝渠(T)乃是利用一第一硬掩模層(5)而藉由一異向蝕刻的方式形成于該半導體基板中。
10.如權利要求7至9中任一項之方法，其中，在步驟c)中乃施行一熱氧化以形成一溝渠絕緣層，而施行一異向蝕刻方式來移除該溝渠絕緣層的一底部區域。
11.如權利要求7至10中任一項之方法，其中，在步驟d)中乃沉積一具有與該預定摻雜區域(2)的傳導型態相同的傳導型態(n)的高度摻雜之半導體材料(7)。
12.如權利要求7至11中任一項之方法，其中，在步驟e)中，為實現一加寬的溝渠絕緣(STI)，在所述深溝渠(T)上部區域中之該傳導填充層(7)、該側壁絕緣層(6)與該半導體基板(1，2，3)的鄰近區域乃被移除。
13.如權利要求7至12中任一項之方法，其中，在步驟e)中，為實現一窄溝渠絕緣(TTI)，移除在該等溝渠上部區域中的該傳導填充層(7)與該側壁絕緣層(6)，或是僅移除所述傳導填充層(7)而不移除該側壁絕緣層(6)。
14.如權利要求7至12中任一項之方法，其中，在步驟f)中，施行一氧化以形成一第一覆蓋絕緣部分層(10)，及/或施行一沉積以于該淺溝渠(ST)中形成一第二覆蓋絕緣部分層(11)。
全文摘要
本發明乃與一具有溝渠絕緣的半導體組件及其制造方法有關，一溝渠絕緣乃(STI，TTI)具有包含一覆蓋絕緣層(10，11)、一側壁絕緣層(6)與一電傳導填充層的一深絕緣溝渠，其乃電連接至位于該絕緣溝渠底部區域之半導體基板的一預定摻雜區域(1)。一溝渠接觸(DTC)乃具有包含一側壁絕緣層(6)與一電傳導填充層(7)的一深接觸溝渠，同樣電連接至位于該接觸溝渠底部區域之半導體基板(1，2，3)的一預定摻雜區域；而該溝渠接觸(DTC)的使用乃增進了電屏蔽性質并減少所需面積。
文檔編號H01L21/763GK1754256SQ03817469
公開日2006年3月29日 申請日期2003年7月19日 優先權日2002年7月22日
發明者F·舒勒, G·坦佩 申請人:因芬尼昂技術股份公司