場效晶體管、其使用及其制造技術

專利名稱：場效晶體管、其使用及其制造技術
方法
技術領域：
本發明系相關于一種場效晶體管，包括，在一半導體層中的，一摻雜溝道區域，兩個終端區域，其亦分別被稱之為源極以及漏極區域，一控制區域，其亦被稱之為柵極，以及一電性絕緣區域，介于該控制區域以及該溝道區域之間。
背景技術：
半導體層系會包括具有介于10-4Ω/cm至10-8Ω/cm(每公分之歐姆值)間之電阻的一材質，舉例而言，砷化硅或鎵，半導體層系為，舉例而言，具有一n型摻雜、或p型摻雜的一半導體基板，然而，也有半導體層被施加在一絕緣基板上的技術，例如，依照SOI技術(絕緣層上覆硅)。
場效晶體管系區分為n溝道晶體管以及p溝道晶體管，取決于形成在該溝道區域中之溝道的型態。
由于會有多個場效晶體管被配置在一個集成電路裝置之中，因此，即使一場效晶體管在架構上的小改進、或是改變都可以導致在產率上的顯著改進以及增加。
本發明的目的即在于載明一簡單架構的場效晶體管，特別地是，其系可以利用一簡單的方式而加以制造，以及，特別地是，其系可以利用相關于該待處理之半導體晶圓之表面的一小區域需求而加以制造，再者，本發明系在于載明相關的使用以及制造方法。
相關于該場效晶體管的該目的系藉由一種具有權利要求1所述之特征的場效晶體管而加以達成，以及更進一步的發展則是載明于附屬權利要求之中。

發明內容
根據本發明的場效晶體管系包括在半導體層中的一凹陷，且控制區域以及電性絕緣區域乃是被配置在該凹陷之中，其中，該溝道區域系會沿著在該半導體層的該凹陷而配置，以及該凹陷系會在該半導體層待處理的一表面中具有一開口，且一個終端區域乃會位在該開口的附近，至于另一個終端區域則是會更進一步地比該靠近該開口的終端區域更遠離該開口，并且，該遠離該開口的終端區域系會，舉例而言，位在該凹陷的末端，再者，在根據本發明的該場效晶體管中，該遠離該開口的終端區域系會自該半導體層的內部引導至包含該開口之該半導體層的一表面、或是被電性傳導連接至會導通至該表面的一電性傳導連接。
因此，根據本發明的該場效晶體管系為溝道區域會延伸于相關該半導體層之該表面的垂直方向、或是溝道區域會至少相關該表面而橫向延伸的一場效晶體管，而如此的結果是，該場效晶體管所需要的面積系會變得無關于所需的該溝道長度、或是變得取決于假設僅超過一低于1之因子之該溝道區域的一傾斜位置，然而，相較于一平面場效晶體管，該晶體管成為一集成電子電路的集成性并不會更為復雜，這是因為位在該半導體層之內部的該遠離該開口的終端區域系會導通至該待處理的表面、或是會經由一電性傳導連接而被電性傳導連接至該表面。
在根據本發明的該場效晶體管的一發展中，該兩個終端區域系會具有相同的摻質濃度，以及相同傳導型態的摻質，亦即，不是n傳導、就是p傳導，而在一改進中，該溝道區域系會具有與該等終端區域之傳導型態為相反的一摻雜，并且，系會相鄰于兩個終端區域，至于在該等終端區域間的額外摻雜區域則未在此改進中呈現。
在一另一個改進之中，該溝道區域系會具有一相對應于該凹陷深度的至少三分之二的一長度，而在此發展中，該凹陷則僅會被導入至獲得該所需溝道長度所必須的深度。
在一另一個發展中，該凹陷系為一溝槽，該溝槽的長度系會決定該晶體管寬度，亦即，該場效晶體管的一關鍵參數，而在一替代的發展中，該凹陷系為一孔洞，且該孔洞所具有的一深度乃會超過該孔洞的直徑、或是寬度的，舉例而言，至少兩倍，并且，該孔洞的該寬度乃會決定該晶體管寬度，該深度乃會決定該柵極長度，另外，在圓柱形孔洞的例子中，特別地是，在該孔洞壁上系可以非常均勻的沉積一些層。
在根據本發明之該場效晶體管的一下一個發展中，該溝道區域系會位在該溝槽的兩側之上、或是沿著該孔洞的整個周圍，而憑借著這些手段，具有一相較而言較大之晶體管寬度的晶體管則亦可以利用一簡單的方式而加以制造。
在一替代的發展中，另一方面，該溝道區域乃會僅位在該溝槽的一側之上、或是僅沿著該孔洞之周圍的部分，因此，僅需要一相較而言較小寬度的晶體管也可以利用一簡單的方式而加以制造，至于在該溝槽、或是在該孔洞之周圍、未被該溝道區域所占據的該些區域，則是會被用于配置其它的構件、或是作為絕緣區域的部分。
在根據本發明之方法的下一個發展中，該遠離該開口的終端區域系會在控制區域被配置于其中之多個凹陷的區域之中延伸，舉例而言，該場效晶體管系會包括以一串接方式排列的兩個、三個、或更多個凹陷，而該串接則是可以導致該面積需求的一另進一步降低，另外，該遠離該開口的終端區域僅需要每一個場效晶體管被導通至該表面一次，系無關于串接的數量。
在一另一個發展中，用于該控制區域的該凹陷，以及在該場效晶體管以及一相鄰電性構件間、被填充以一電性絕緣材質的一凹陷，兩者系會具有相同的深度，因此，兩個凹陷系可以在一共同的微影程序中、利用一簡單的方式而加以制造。
在一替代的發展中，相比之下，用于該控制區域的該凹陷所具有的一深度，則是會比在該場效晶體管以及一相鄰電性構件間之被填充以一電性絕緣材質的一凹陷所具有的深度更小，而此方式則是允許用于該絕緣材質的該凹陷，在相較于一較寬但并非一樣深的絕緣體時，可以在不需要修補該絕緣能力的情形下，在而被制造的更窄。
在一另一個發展中，該場效晶體管的個別組件系會具有允許切換大于9伏特、大于15伏特、但小于30伏特之電壓的尺寸及/或一結構-該絕緣區域系會具有，舉例而言，一至少為15nm(納米)、或是至少為20nm的厚度；-該等終端區域間、沿著該凹陷的距離系會至少為0.4μm(微米)；以及-該等終端區域，相較于平面場效晶體管的摻雜變量曲線，系會具有一大約為200nm/deade的淺摻雜變量曲線梯度(shallow dopingprofilegradient)，特別是，由于該等摻質的不同穿透深度，因此，該淺摻雜變量曲線梯度系可以利用一簡單的方式而加以產生。
相較于具有相同電性特質的平面場效晶體管的面積需求，上述的該等手段系使得產生僅需要少于該面積需求之一半的場效晶體管成為可能，并且，該面積節省在該前述的切換電壓領域中系為特別地大，以及也顯著地凸顯了用于制造該凹陷的制造布局的重要。
本發明系亦額外地相關于該場效晶體管的一用途，特別是，將該用于前述切換電壓的場效晶體管作為位在一記憶單元陣列之一字符線、或是一位線處的驅動晶體管，再者，特別地是，為了抹除、但亦為了程序化非揮發性記憶單元，例如，所謂之僅多個單元可在其中被同時抹除的快閃存儲器、或是EEPROM(電子式可抹除程序化只讀存儲器)，乃會需要該等前述的切換電壓。
特別地，根據本發明的該場效晶體管系會與該記憶單元陣列的一集成程度一起使用，且在該例子中，該記憶單元陣列將會占用少于30％之為了驅動而使用平面場效晶體管的一記憶單元所占用的芯片面積。
本發明系額外地相關于一種特別簡單地制造根據本發明之該場效晶體管的方法，其中-具有一待處理表面的一半導體層系會加以提供；-靠近該表面的一終端區域、以及遠離該表面的一終端區域系會藉由摻雜而被導入該半導體層之中；-至少一凹陷系會加以蝕刻，以用于自該靠近該表面之終端區域至該遠離該表面的終端區域的一控制區域；-一電性絕緣層系會沉積在該凹陷之中；以及-一電性傳導控制區域系被導入該凹陷之中。
在根據本發明之該方法的一發展中，該等終端區域的該摻雜乃是于該等凹陷的蝕刻以及填充之前執行，因會造成簡單的程序。
在一另一發展中，自該遠離該表面的終端區域導通至達該表面的一連接區域系會加以沉積，以及一電性傳導連接系會藉由該摻雜、并利用一簡單的方式而被產生在該半導體之中。
在一另一發展中，絕緣凹陷，所謂的絕緣溝槽，系會與該用于該控制區域的凹陷同時間進行蝕刻，而在一改進中，該等絕緣凹陷乃會被形成為具有與該用于該控制區域的凹陷之深度相同的深度，并且，在一替代方案中，該等絕緣凹陷乃被制造為比該用于該控制區域的凹陷更深。
為了制造該絕緣凹陷，在一發展中，除了用于制造該用于控制區域之凹陷的該微影方法之外的一微影方法系亦會加以執行，而在該額外的微影方法中，該等絕緣凹陷系會被蝕刻至它們的整個深度、或者會被蝕刻至超過該用于該控制區域的凹陷之深度的深度。
然而，在具有不同深度凹陷的另一發展中，該凹陷乃是藉由較寬的凹陷會比較窄之凹陷更深地進行蝕刻的一共同蝕刻程序而加以蝕刻。


其它的發展系可以推測自接下來有關示范性實施例的敘述，本發明的示范性實施例將以所附之圖式作為參考而于之后進行解釋，其中圖1A至圖1J其系顯示在制造一垂直場效晶體管時，依照第一示范性實施例的中間階段；圖2A至圖2B其系顯示在制造一垂直場效晶體管時，依照第二示范性實施例的中間階段；圖3其系顯示垂直場效晶體管用于驅動在一EEPROM中之一記憶單元陣列的用途；圖4其系顯示一垂直場效晶體管的一平面圖；圖5其系顯示一具有雙串接柵極區域之垂直場效晶體管的剖面圖；以及圖6其系顯示一具有圓柱狀柵極區域之垂直場效晶體管的一平面圖。
具體實施例方式
接下來的文字系在于解釋一種可以被用以制造利用一隨意串接柵極區域而在9伏特以及20伏特之間進行切換的垂直晶體管的程序順序，而該程序順序的許多程序步驟乃可以與用于制造相同集成電路裝置之其它構件的程序步驟相集合，并且，系可以共同地加以實行，例如，與用于制造淺溝槽絕緣(STI)、或平面場效晶體管的柵極堆棧的程序步驟，在此，有兩個程序步驟要加以解釋，第一個程序變化系相關于具有相同深度之溝槽的垂直場效晶體管，并以圖1A至圖1J作為參考而加以解釋圖1A系顯示一p摻雜半導體基板10，在一第一方法步驟中，一由氧化硅所制成的氧化層12系會加以產生，而其系具有，舉例而言，一5nm的厚度，并且，系藉由維持一大約10分鐘之氧化持續期間的一干氧化作用而于800℃產生，接續地，一氮化層14，舉例而言，由氮化硅所制成者，系會進行沉積，其中，該氮化層14系具有，舉例而言，一100nm的厚度，并且，舉例而言，乃是在一LPCVD(Low PressureChemical Vapor Deposition，低壓化學氣相沉積)方法的幫助之下而加以產生，之后，淺絕緣溝槽系可選擇地被產生在該硅基板10的其它區域之中。
在一用于一漏極區域16之微影方法的背景中，一光阻層14系會接續地被施加在該氮化層14之上，并進行曝光以及顯影，因此，一圖案花樣(cutout)系會被產生在該漏極區域16上方，接續地，實行一離子植入，而在此期間，該漏極區域16乃會進行高度地n摻雜，亦即，獲得一n+形式的摻雜，然后，該光阻層剩余的部分會被移除。
接續實行的是產生一源極區域18的一居次微影方法，為了該目的，一光阻層20系會被施加至該氮化層14，然后，該光阻層20會進行曝光以及顯影，以產生一圖案花樣22，并且，在一接續的離子植入期間，見箭頭24，透過該圖案花樣22，離子系會正好穿透而進入該待摻雜的源極區域18。
該漏極區域16以及該源極區域18系亦可以是利用相同的光罩所產生，在它們若是打算要具有相同的側向范圍的時候。
于該示范性實施例中，在該半導體基板10的表面之間，以及因此在該漏極區域16的頂側以及該源極區域18的中心之間，的距離系為1μm，舉例而言，一大約1020cm-3的濃度(每立方公分的摻雜原子數)乃會被選擇作為在該漏極區域16以及該源極區域18中的摻質濃度。
正如圖1B所舉例說明，在該光阻層20之剩余部分被移除之后，一光阻層50系會被施加至該氮化層14，并且，該光阻層50系會進行曝光以及顯影，以分別在該漏極區域16以及該源極區域18的邊緣區域上方產生一圖案花樣52，然后，離子乃會在多個具有不斷減少之植入深度的連續植入步驟中，透過該圖案花樣52而進行穿透，因而使得離子n+摻雜一垂直連接區域54，在該示范性實施例中，起初該連接區域54乃會連接該漏極區域16以及該源極區域18，然后，在箭頭56所代表的該離子植入之后，該光阻層50的剩余部分即被移除。
或者，若是對整個程序之植入來說較為方便的話，則該等植入步驟系亦可以在稍后的時間點再執行，例如，在蝕刻完用于制造該場效晶體管的溝槽之后。
正如圖1C所示，接續地，一硬屏蔽層60系會被施加在該氮化層14之上，且其中，該硬屏蔽層60乃會包括，舉例而言，TEOS(tetraethylorthosilicate，原硅酸四乙酯)，而在一蝕刻方法中，一光阻層系會被沉積于該硬屏蔽層60之上，并進行曝光以及圖案化，之后，該硬屏蔽60位在待產生之溝槽上方的區域62、64、66、以及68乃會被打開，接著，在一接續RIE蝕刻步驟中，該硬屏蔽60乃會被用于產生溝槽70、72、74、以及76，且該等溝槽乃會以此順序而分別沿著該漏極區域16以及沿著該源極區域18排列，其中，該等溝槽70、72、以及74系具有一，舉例而言，150nm的寬度，以及該溝槽76系具有一寬度B2，且在該示范性實施例中，B2系大約為該寬度B1的兩倍大，同時，該溝槽76在該實施例中系亦具一大約1μm的深度，再者，所有的該等溝槽70至76系皆會到達該源極區域18，并且大約結束在該源極區域18的中心，以及該溝槽74會將該漏極區域16與該連接區域54隔離，而在另一個示范性實施例中，該等溝槽70至76乃會于它們的底部變圓，而成為比圖1C中所舉例說明的范圍更大。
接續地，該硬屏蔽60的剩余部分乃會被移除，而可選擇地是，該氮化層14的剩余部分系亦可以被移除，不過，在該示范性實施例中，該氮化層14的該等剩余部分并未被移除，接著，正如在圖1D中所舉例說明的，一氧化作用乃會加以實行，以產生一薄犧牲氧化層100，舉例而言，具有一厚度10nm，且該氧化作用乃于，舉例而言，一溫度800℃時實行。
接著，一犧牲氮化層102乃會被施加至該犧牲氧化層100之上，其中，該犧牲氮化層102，舉例而言，系會具有一6nm的厚度，并且，乃是藉由一LPCVD(低壓化學氣相沉積)方法的幫助所加以產生。
正如圖1E所示，一底部氧化物120、122、124、以及126系會分別可選擇地被導入該等溝槽70至76之中，例如，在一HDP(HighDensity Plasma，高密度等離子體)方法中，其中，藉由該HDP方法之幫助而加以沉積的該氧化物則是會在一回蝕程序的幫助之下進行回蝕，直到僅該等底部氧化物120、122、124、以及126分別地剩余在該等溝槽70至76之底部為止。
接著，該等溝槽70至76會被填滿以一未摻雜犧牲多晶硅130，并且，該犧牲多晶硅130乃會接著于一平面化步驟中，被移除至該等溝槽70至76的上部邊緣，例如，藉由一化學機械研磨方法的幫助。
再者，正如圖1F所示，在一接續方法步驟，一光阻層140乃會被施加至該已平面化面積之上，并進行曝光以及顯影，以分別在該溝槽70、74、以及76上方產生圖案花樣142、144、以及146，在此，相比之下，該光阻層140則是在該溝槽72的上方為關閉，接著，被配置在該等溝槽70、74、以及76中的該犧牲多晶硅130乃會相關于該犧牲氮化層102而具選擇性地進行濕化學蝕刻，并且分別剩余該底部氧化物120、124、以及126在該等溝槽70、74、以及76之中，然后，該光阻層140的剩余部分會被移除。
而可選擇地是，該犧牲氮化層102系可以在一接續步驟中，自該等溝槽70、74、以及76的側壁被移除，不過，此并非為必要，因為該犧牲氮化層102也可以分別被留在該等溝槽70、74、以及76之中。
正如圖1G所示，絕緣材質150，例如，TEOS，系會接續地被沉積在該等溝槽70、74、以及76之中，再者，由于該絕緣材質150乃會延伸覆蓋該等溝槽70、74、以及76的邊緣，因此，其將會填滿該等溝槽70、74、以及76，并且，也會在同時間于該晶體管的其它部分中作用為一絕緣層。
正如在圖1H中所示，一光阻層160系會接續地被施加、曝光、以及顯影，以在一柵極區域打算形成于其中的該溝槽72的上方產生一圖案花樣162，接著，在該圖案花樣162區域中的該光阻層150系會被移除，而在一接續程序步驟中，該犧牲多晶硅130則是會自該溝槽72被移除，例如，藉由相關于在該溝槽72中之該犧牲氮化層102而具選擇性的一濕化學蝕刻程序的幫助，并且會在該溝槽72中留下該底部氧化物122，然后，該光阻層160的剩余部分系會接續地被移除。
接著，正如在圖1I中所示，在該溝槽72范圍內，該犧牲氮化層102以及該犧牲氧化層100乃會在兩個蝕刻程序的幫助之下而加以移除，如此的結果是，該溝槽72系會在用于一柵極氧化物之沉積的一接續方法步驟中為空的，不過，該底部氧化物122仍然會留在該溝槽72的該底部，并且，系會促進在該溝槽72之角落區域中以及在該溝槽72之下部邊緣區域中，該柵極氧化物的平整沉積。
正如在圖1J中所示，一柵極氧化層170系會在一熱氧化作用的幫助之下，被沉積在該溝槽72的該等側壁處，而其中，該柵極氧化層170則是會包括，舉例而言，二氧化硅，以及系會具有，舉例而言，20nm的厚度，并且，該用于產生該柵極氧化層170的氧化作用乃是在，舉例而言，一介于800℃至1000℃之間的溫度范圍中實行。
在一接續方法步驟中，非晶硅172系會被沉積在該溝槽72之中，且，舉例而言，該硅乃為n摻雜，并系因此而具電傳導性，此外，由于該溝槽72系，舉例而言，在一LPCVD方法的幫助之下而均勻地加以填滿，因此，在該溝槽72中并不會產生孔洞、或是空隙，而接著實行的則是停止在該絕緣材質150上的一化學機械研磨方法。
接續可選擇地是，一氧化帽蓋系會被產生在該溝槽72的上方，舉例而言，在一濕氧化程序中，舉例而言，于溫度900℃時、并具有10分鐘的一氧化持續期間。
通向該漏極區域16、通向該連接區域54、以及通向該非晶硅172所形成的該柵極區域的接觸孔洞系會于接續的方法步驟中進行蝕刻，然后，已知用于制造晶體管的方法步驟則會接著被執行。
因此，所得之具有一垂直溝道的MOS(metal oxidesemiconductor，金氧半)晶體管系可以敘述如下-源極區域16；-漏極區域18，具有該漏極區域的電性終端54；以及-溝道區域(有源區域)180以及182。
該柵極長度系會相等于在該源極區域16以及該漏極區域18之間的距離，也就是說，大約相等于該溝槽的該深度，并且，該柵極的寬度系會相等于該溝槽72未顯示在剖面圖中的該長度。
然后，原則上，一p溝道場效晶體管系會利用以圖1A至圖1J作為參考所解釋的方式而加以制造，不過，在此例子中，作為起始點的卻是一n摻雜硅基板10、或是一相對應摻雜的井(well)，且以圖1A至圖1J作為參考所產生的該等摻雜乃是藉由相反傳導型態的摻雜材質來執行。
正如以圖1A至圖1J作為參考所解釋的，該具有相同深度之溝槽的程序順序，其系造成了相較于具有相同柵極長度的慣用平面晶體管而具有一長柵極長度的垂直晶體管的一降低的空間需求，此外，在一第二方法中，藉由該垂直晶體管以及該絕緣的不同深度溝槽，此空間需求甚至可以更進一步地被降低，而實質上，以圖1A至圖1J作為參考所解釋的該等程序步驟也會在該第二種方法變化的例子中執行，至于其中的差異則會以圖2A以及圖2B作為參考而進行解釋。
在該第二方法變化中，首先，上述以圖1A至圖1C作為參考所解釋的該等方法步驟系會加以執行，不過，所制造的是會相對應于該溝槽76但卻具有該溝槽寬度B1的一溝槽76a，亦即，四個具有相同寬度B1以及相同深度的溝槽70a至76a，而在圖2A中，與圖1A至圖1B中所示之組件相同的組件系會標示以相同的參考符號，但是在之后緊接著小寫的a，因此，該等溝槽70a至76a系會穿透一硬屏蔽層60a的圖案花樣區域62a至68a，且該硬屏蔽層60a乃是被施加于一氮化層14a之上，而就該氮化層14a來說，其則是會位在一薄氧化層12a之上，并且，所有的該等溝槽70a至76a乃是位于一硅基板10之中，相對應于該漏極區域16的一漏極區域16a系直接位在該氧化層12a的下方，以及溝槽62a至68a系正好延伸進入一“埋藏”源極區域18a之中。
接續地，該等溝槽70a至76a乃會被一填充材質200所填滿，且該填充材質乃可以有關于硅而具選擇性地被輕易移除，例如，一光阻，多晶鍺、或多晶硅鍺。
正如在圖2B中所舉例說明的，在已經實行一微影方法之后，接續地，該填充材質200乃會藉由一蝕刻步驟的幫助而再次自該等溝槽70a及76a被移除，然后，一額外的蝕刻系會接著被執行，而在此期間，該等溝槽70a以及76a則是會被加深，以使得它們分別的底部202以及204會顯著地位在該源極區域18a的下方。
在以圖2B作為參考所解釋的該等程序步驟之后，緊接的是以圖1D至圖1J作為參考所解釋的該等程序步驟。
此外，p型場效晶體管系亦可以利用相同于以圖2A至圖2B作為參考所解釋的方法而加以制造。
在最后所解釋的程序變化中，同樣地，該柵極區域的長度乃是實質上藉由該溝槽72a的該深度而加以決定，不過，有關于相鄰構件的絕緣則是僅具有該深溝槽76a的一寬度B1，舉例而言，僅大約在100nm至200nm。
圖3系顯示一記憶單元陣列230之垂直場效晶體管220至226的用途，其中，該等垂直場效晶體管220至226系為在圖3中藉由破折線234而與該記憶單元陣列230分開的一驅動單元232的部分，且該驅動單元232乃會，舉例而言，根據所謂的NOR方法、或根據NAND方法，而驅動該記憶單元陣列230。
該等垂直晶體管220至226乃是藉由已經以圖1A至圖1J、或圖2A至圖2B作為參考而解釋的方法所加以制造。該等晶體管220、222、224、以及226分別的終端240、242、244、以及246乃會依序具有電位10伏特、16伏特、-10伏特、以及+10伏特，以及該等晶體管220至226的柵極終端250至256乃是藉由一控制單元(未顯示)而被驅動，進而依照一程序化方法、或抹除方法而驅動該記憶單元陣列230的驅動記憶單元，不過，由于該等驅動方法并非所呈現應用的主題，因此，并未進行更進一步的詳細解釋。
在圖3中系載明了該記憶單元陣列230的一記憶單元260的一基本電路，至于一記憶矩陣的另外記憶單元則是由箭頭262所標示，再者，該記憶單元陣列230的其它記憶單元乃會以類似于該記憶單元260的方式而加以建構。
該記憶單元260系包含一記憶晶體管264以及一驅動晶體管266，其中，該記憶晶體管264系為具有在一柵極終端270以及一溝道區域間之一電荷儲存中間層268的一場效晶體管，且該柵極終端270乃會被連接至導通至該晶體管224之一終端274以及導通至該晶體管226之一終端276的一字符線272，再者，該晶體管264的一終端278系會導通至一輔助線280，且該輔助線的電位并不會影響該記憶單元260的該程序化以及抹除，另外，該晶體管264的一終端282系會被連接至該晶體管266的一終端284，此外，該晶體管266的一柵極終端288乃會導通至一另一字符線288，且該另一字符線288系會被連接至該晶體管220的一終端290，以及連接至該晶體管222的一終端292。
該晶體管266的一終端294系會被連接至一位線296，且該驅動單元232乃會在該位線296上，在程序化該記憶單元260的例子中，施加一電壓6伏特，以及，在抹除該記憶單元260的例子中，施加一電壓0伏特。
以圖3作為參考所解釋的該等記憶單元系為一EEEPROM的記憶單元，且在所謂的快閃記憶模塊中，一記憶單元260中僅會具有一個記憶晶體管，一驅動晶體管266并非為必須，而在另一個示范性實施例中，該記憶晶體管264以及該驅動晶體管266則是會被實現于一個晶體管之中，亦即，在一所謂的分柵晶體管(split-gate transistor)。
不過，對所有已提及之單元結構皆為共通的卻是，藉由該等垂直場效晶體管220至226的幫助所產生的抹除電壓以及程序化電壓系必須具有相較之下較高的強度，透過該等垂直晶體管220至226的使用，該驅動單元232系可以利用與該記憶單元陣列230相同的方式，而在集成之程度增加時被微型化。
圖4系顯示該垂直場效晶體管222的一平面圖，而其乃是依照該第一程序變化所加以制造，其中，一矩形300系限定出了包括一絕緣空隙之該晶體管222有關于相鄰構件所需要的芯片面積，并且，在該矩形300之縱軸方向中的一絕緣空隙A1乃會具有該溝槽76的該寬度B1，以及在該矩形300之橫向方向中的一絕緣空隙A2亦相同地會具有該寬度B1，再者，在圖4中尚額外地描繪一溝槽長度L1，并且，由于在該溝槽72之兩側上的該等溝槽乃對該晶體管寬度有所貢獻，因此，該電效應寬度W系會與該溝槽長度L1的兩倍一樣大。
同時，圖4系亦描繪出經由該連接區域54而導通至該埋藏源極區域18的源極接觸310至314，位在用于該控制區域之該溝槽72的左邊者，乃是兩個漏極接觸320以及322，且它們系會導通至在該等溝槽70以及72之間的該漏極區域16，至于位在該溝槽72之右邊的兩個漏極接觸324以及326則是會導通至在該溝槽72以及該溝槽74之間的該漏極區域。
為了避免該硅基板10在該場效晶體管222區域中受到充電，因此，在該等漏極接觸320以及322之間系會具有一基板接觸340，以及在該等漏極接觸324以及326之間系會具有一基板接觸342，且該等基板接觸340以及342系會被該漏極區域16相絕緣，此外，透過該等基板接觸340、342的使用，系可以排除分開的n型、p型、以及所謂的三井結構(triple wells)，正如現今所習用者。
在其它的示范性實施例中，該漏極區域乃會位在該等溝槽70至76的末端，以及該源極區域乃會位在該基板表面的附近。
圖5系顯示具有雙串接(doubly cascaded)柵極區域之一垂直場效晶體管350的剖面圖。而在制造該場效晶體管350的期間，系會產生對應于該等溝槽70至76，以及對應于該等溝槽70a至76a的四個溝槽70b、72b、74b、以及76b，不過，在該溝槽72以及該溝槽76b之間尚會產生一額外的溝槽352，而該額外的溝槽352則是會與該溝槽72b具有相同的尺寸以及相同的填充物。
另外，在該晶體管350之中，該等溝槽72b以及74b之間的距離系會大約為該等溝槽72以及74之間，以及該等溝槽72a以及74a之間之距離的兩倍大，以創造出該溝槽352的空間。
正如可以輕易地在圖5中察覺的，該溝道乃是沿著該溝槽72b的、以及該溝槽352的垂直側壁360至366而形成，箭頭370至376系指示自漏極區域16c至一源極區域18c的四重電流，在該等溝槽72b以及352中的該等控制區域系會并聯地進行電連接，且同樣地，參閱連接382，該等漏極區域16c也會并聯地電連接，以及一溝道的該溝道長度1乃于圖5中藉由一箭頭作為代表。
而在其它的示范性實施例中，則是會在一個晶體管中具有用于多于四個溝道區域之多于兩個的控制區域。
在用于驅動一記憶單元陣列的該等驅動單元中，具有一最小寬度W的晶體管系亦可以有相當多的應用，通常，一設計為5伏特所用之晶體管的最小尺寸的典型數值系為W＝0.35μm，L＝0.7μm，以及A＝0.9μm，而若是需要如此之窄晶體管時，則高度摻雜的終端區域54、54a、或54b即可以直接毗鄰于該控制區域的該溝槽72b，在此例子中，該溝道僅會形成在一個溝槽壁，例如，在該溝槽72b的該壁360處。
圖6系顯示三個并聯連接至垂直場效晶體管400、402、以及404的一平面圖，而該等晶體管則是具有取代該等溝槽的圓柱形凹陷，以用于該等控制區域，或者，無庸置疑地，其系亦有可能，舉例而言，僅單獨地制造一個場效晶體管400，而作為一單一的晶體管，其中，該圓柱形凹陷的使用乃特別適合于非常寬的晶體管，這是因為藉由圓柱形凹陷，該布局寬度的減少系會特別地高，并且，適用U＝2Pir，其中，U系為圓周、或寬度，Pi系為圓周率的數值，以及r系為該圓柱形凹陷的半徑。
在上述以圖1A至圖1J以及圖2A與圖2B作為參考所解釋的該等場效晶體管中，該溝道區域系會完全地與該基板相絕緣，亦即，側向地藉由該等溝槽以及在深度中藉由該埋藏源極、或漏極區域而相絕緣，并且，由于此配置，如此的一晶體管將會相似于一SOI(SiliconOn Insulator，絕緣層上覆硅)晶體管，而SOI晶體管之所謂的擊穿強度(punch strength)則是會顯著地較體型晶體管(bulktransistor)更佳，且此優點亦適用于該等垂直場效晶體管，因此，該等垂直晶體管的深度亦可以被降低。
另外，該垂直場效晶體管之所謂的驅動器容量系會藉由一SOI晶體管之特質的適應而獲得增加，因此，該晶體管寬度系可以藉由該等電性特質而降低，反之則維持不變。
權利要求
1.一種場效晶體管(222)，包括一已摻雜溝道區域，沿著一凹陷(72)而配置；一已摻雜終端區域(16)，靠近該凹陷(72)的一開口；一已摻雜終端區域(18)，遠離該開口；一控制區域(172)，配置于該凹陷(72)中；以及一電性絕緣區域(170)，位在該控制區域(172)以及該溝道區域間，其中，遠離該開口的終端區域(18，54)乃導通至包含該開口的一表面、或是被電傳導連接至導通到該表面的一電傳導連接。
2.根據權利要求1所述之場效晶體管(222)，其中，該等終端區域(16，18)包括相同的摻質濃度，以及相同傳導型態的摻質。
3.根據權利要求1或2所述之場效晶體管(222)，其中，該溝道區域具有一相當于該凹陷(72)深度的至少三分之二的長度。
4.根據前述權利要求其中之一所述之場效晶體管(222)，其中，該凹陷乃是一溝槽(72)、或是一孔洞。
5.根據前述權利要求其中之一所述之場效晶體管(222)，其中，該溝道區域位在該溝槽(72)的兩側、或是沿著該孔洞的整個周圍。
6.根據權利要求1至4其中之一所述之場效晶體管(222)，其中，該溝道區域僅位在該溝槽(72)的一側、或是僅沿著該孔洞周圍的部分。
7.根據前述權利要求其中之一所述之場效晶體管(222)，其中，該遠離該開口的終端區域(18)乃是位在多個凹陷(75b，352)的區域中，較佳地是至少兩、或至少三凹陷的區域之中，而控制區域即是配置在該等凹陷中，并且溝道區域以及靠近該等開口的終端區域(16c)亦是配置于該等凹陷處；以及其中，該等控制區域以及該等靠近該等開口的終端區域(16c)乃會在每一例子中并聯地電性連接。
8.根據前述權利要求其中之一所述之場效晶體管(222)，其中，該用于該控制區域的凹陷(72)與位在該場效晶體管(222)以及一相鄰電性構件間且以一電性絕緣材質充填的一凹陷(70，76)乃具有相同的深度。
9.根據權利要求1至7其中之一所述之場效晶體管(222)，其中，該用于該控制區域的凹陷(72)所具有的一深度乃會比位在該場效晶體管(222)以及一相鄰電性構件間、且以一電性絕緣材質填充的一凹陷(70a，76a)所具有的深度更小。
10.根據前述權利要求其中之一所述之場效晶體管(222)，其中，該絕緣區域(170)所具有的厚度至少為15nm，較佳地，為20nm；及/或其中，該等終端區域(16，18)間、沿著該凹陷(72)的距離(1)至少為0.4μm；及/或其中，至少一終端區域(16，18)會具有一淺摻雜變量曲線梯度，而其乃會允許具有強度大于9伏特、或是大于15伏特，但較佳地是小于30伏特，的一切換電壓。
11.一種將根據前述權利要求其中之一所述之該場效晶體管(222)用作為位在一記憶單元陣列(230)，特別是，一電子式可抹除程序化只讀存儲器(EEPROM)記憶模式的一快閃存儲器，的一字符線(272，288)、或一位線(296)處的驅動晶體管的應用。
12.一種將根據前述權利要求其中之一所述之該場效晶體管(222)用于切換強度大于9伏特、或是大于15伏特，但較佳地是，小于30伏特，的一電壓的應用。
13.一種制造一場效晶體管(222)，特別是根據權利要求1至12其中之一所述的一場效晶體管(222)，的方法，包括下列不限定所載順序的步驟提供具有一待處理表面的一承載材質(10)；形成靠近該表面的一終端區域(16)以及遠離該表面的一終端區域(18)；形成至少一凹陷(72)，以將該靠近該表面的終端區域(16)引導至該遠離該表面的終端區域(18)、或是將用于該靠近該表面的終端區域(16)的一區域引導至用于該遠離該表面的終端區域(18)的一區域；在該凹陷(72)中產生一電性絕緣層(170)；以及將一電性傳導控制區域(172)導入該凹陷(172)中。
14.根據權利要求13所述之方法，其中，該等終端區域的形成乃是于該凹陷形成之前、及/或在填充該凹陷(72)之前執行。
15.根據權利要求13或14所述之方法，更包括下列步驟形成自該遠離該表面的終端區域(18)到達該半導體層(10)的該表面的一連接區域(54)。
16.根據權利要求13至15其中之一所述之方法，其中，至少一絕緣凹陷(70，74，76)乃會與該用于該控制區域的凹陷(72)同時形成。
17.根據權利要求16所述之方法，其中，該絕緣凹陷(70，74，76)乃以深度與該用于該控制區域之凹陷(72)的深度一樣的形式來形成。
18.根據權利要求16所述之方法，其中，該絕緣凹陷(70a，76a)乃被制造為比該用于該控制區域的凹陷(72a)更深。
19.根據權利要求18所述之方法，其中，該絕緣凹陷乃會比該用于該控制區域的凹陷(72)更寬，至少在一上部區段中，以及其中該兩凹陷乃是在一共同蝕刻程序形成，而在所述共同蝕刻程序中，較寬凹陷的蝕刻會顯著地比較窄凹陷的蝕刻為深。
全文摘要
本發明提供有關具有一半導體層(10)的一垂直場效晶體管的解釋，而在其中，一已摻雜溝道區域乃會沿著一凹陷(72)而配置。一“埋藏”終端區域(18，54)會導通至該半導體層的一表面，因此，該場效晶體管乃具有杰出的電性特質，并且可以簡單的制造。
文檔編號H01L29/792GK1669152SQ03816779
公開日2005年9月14日 申請日期2003年6月12日 優先權日2002年7月15日
發明者R·卡科斯奇科, H·圖斯 申請人:因芬尼昂技術股份公司