專利名稱：集成半導體結構的制作方法
技術領域：
本發明系關于一種集成半導體結構，其具基板，至少一位于該基板上的半導體組件，具表面的墊金屬，位于該墊金屬及該基板之間的許多金屬層，及許多絕緣層，其將金屬層彼此分開，墊金屬至少在部分該至少一半導體組件上延伸。
此種形式的半導體基板由美國專利第6,207,547號為已知。
在集成半導體結構的制造之重要方向為位于該半導體結構內的該半導體組件的電接觸(連結)。在此情況下，在外框接觸(PINs)及該半導體組件間的電接觸系經由接觸島產生，該接觸島為電連接至該半導體組件及金屬層的金屬區域(墊金屬)。因為目前所使用的連接方法，與下方該半導體組件的尺寸相較，該墊金屬為在該半導體結構的相當大尺寸。所以，該墊金屬覆蓋該芯片表面的顯著部分，及結果位于該墊金屬下方的區域形成該芯片體積的顯著部分。
在該半導體結構的連結期間，高機械負荷出現于該墊金屬，此負荷帶來位于該墊金屬下方的結構被損傷的風險。例如，直接在該墊金屬下方的頂部絕緣層可能變為破裂的，因為該半導體結構的保護被損壞，導致漏電流。第二，因可靠性的原因，該半導體組件，如主動結構，如具相當薄柵極氧化物的MOS晶體管，在所有情況下必須被保護免于額外壓力。所以，先前半導體組件并未置于該墊金屬下方，以避免損傷，此表示相當大的芯片面積的損失必須被接受。
歐洲專利第1 017 098 A2號提出應力吸收金屬層及機械加強電絕緣層的組合，及足夠厚度的這兩層，使得至少部分該半導體組件可直接在該墊金屬下方延伸，然而，此僅些微地減少在該芯片表面上所占據的面積。
由美國專利第6,207,547號(其已在簡介中提及)已知引入結構化中間層于墊金屬及頂部金屬層之間以穩定化及保護下方的主動電路。此結果為具柵極氧化物的結構，如MOS晶體管，可被直接位于該墊金屬下方。然而，此種形式的結構化中間層的制造需要特別改良及復雜的制造方法。
所以，本發明目的為提供一種半導體結構，其允許簡化的制造方法可被使用且沒有關于位于該墊金屬下方的半導體組件之使用的任何限制。
根據本發明，此目的可由敘述于簡介中形式的集成半導體結構達到，其中，低于該墊金屬表面，至少該頂部兩金屬層皆具一種至少包括兩相鄰互連的結構。
本發明系基于阻尼及穩定化結構可由使用直接位于該墊金屬下方的該頂部兩金屬層的合適排列(配置)而形成之發現而不需改變該集成半導體結構的制造方法，而且，本發明者發現因為此半導體結構的增加穩定性，任何形式的半導體組件可被排列于該墊金屬表面下方。
與長久已知的設計相反，本發明的互連可被電利用及不僅用于增加穩定性。例如，在該墊金屬下方的互連連接至在該半導體結構的一或不同的電位。該頂部金屬層的互連典型上用做下方半導體組件(如晶體管)的供應線路。
依據所使用技術，金屬層的數目可介于3及11之間，例如介于4及8之間的金屬層目前用于0.13微米CMOS技術。
依據此墊金屬的尺寸及范圍，根據本發明集成半導體結構的構造提供在金屬層內至少低于該墊金屬表面的互連數目在2及6之間。
根據本發明，在金屬層內的互連可彼此電絕緣。
在進一步發展中，在金屬層內的互連可彼此電連接，而且，若有超過兩互連低于該墊金屬表面，在金屬層內的個別互連可與其它互連彼此電絕緣，其余互連可彼此電連接。
亦可理解對已知為假結構的結構，其純粹具穩定功能但不電連接至任何電位，被并入至少在低于該墊金屬表面的小區域。然而，此設計導致電可用區域的損失。
屏蔽位于該墊金屬下方的結構免于機械負荷的進一步有利結構提供互連被設計為足夠寬及以寬松間隔彼此隔開。根據本發明，在互連的寬度及在互連之間的間隔之比值介于3及20，較佳為10。所以至少該頂部兩金屬層被設計為寬的互連以達到阻尼的效果且不需任何不必要的步驟。
在根據本發明集成半導體結構的特別有利進一步發展中，至少在該墊金屬表面下方存在許多電連接該頂部金屬層的互連至下方金屬層的互連之貫孔，該貫孔垂直地通過在該頂部兩金屬層間的該絕緣層。此首先確保即使在這些金屬層間發生短路(可能因機械壓力的結果而發生)情況下，該半導體組件仍作用。第二，該貫孔進一步穩定化該集成半導體結構。
最適的穩定化及阻尼可由合適的貫孔資料達到，在該頂部兩金屬層間的相當大數目的貫孔較佳為在該墊金屬表面下分布，該貫孔與另一串連排列或是相關于彼此偏位，以此方式，發生的任何壓力在最大可能區域分布。
根據本發明集成半導體結構的另一特別有利發展提供該頂部兩金屬層的互連具多種孔洞至少低于該墊金屬表面。這些孔洞以與形成該絕緣層的材料相同之材料填充，例如二氧化硅或氮化硅。此亦額外地穩定化該半導體結構。
在根據本發明集成半導體結構的另一進一步發展中，至少低于該墊金屬表面的該孔洞具介于5％及30％的互連總面積間的總面積，該孔洞較佳為形成20％的互連。
根據本發明，該集成半導體結構關于所發生壓力的穩定性亦由該頂部兩金屬層的互連增加，該頂部兩金屬層的互連以一種方式關于彼此排列使得在該頂部互連的孔洞關于在下方互連的孔洞偏位，此偏位裝置確保高阻尼程度。
在根據本發明集成半導體結構的另一具體實施例中，該頂部金屬層的互連約略一致地位于下方該金屬層的互連上。
該頂部金屬層的互連較佳為關于下方該金屬層的互連偏位，此使得非常有效的阻尼結構形成，在此情況下在互連間的側邊偏位在其最大值，所以在此情況下金屬層的兩相鄰互連由上方的互連部分覆蓋。
集成半導體結構的進一步有利結構至少對最多部分提供金屬層為由足夠地硬質金屬形成，此使得防止該金屬層的厚度不致在機械負荷下被減少或是防止位于該金屬層上方的絕緣層不致在機械負荷下被推至下方的絕緣層。
該金屬典型上為銅、鋁、鎢、鉬、銀、金、鉑或其合金。
在另一細節中，該墊金屬表面覆蓋在金屬層內包含至少50％金屬的區域，這些較佳為包括互連的金屬區域(無孔洞)，亦包括額外引入的金屬假結構。
對集成半導體結構的特別穩定結構，該金屬系均勻地分布于該墊金屬表面下方。所以，由金屬及在該互連內的孔洞及亦在相鄰互連間的電連接所組成的互連較佳為均勻地分布于該墊金屬表面下方。
較佳為存在頂部絕緣層于該墊金屬及該頂部金屬層之間，該頂部絕緣層具第一厚度D1及該頂部金屬層具第二厚度D2，及該兩厚度D1及D2間的比值系介于1及5之間，此減少裂縫在該頂部絕緣層形成的風險及因而為下方半導體組件提供增加的保護。
根據本發明集成半導體結構的另一發展提供使該頂部絕緣層具厚度D1及使該墊金屬具厚度D3，及使兩厚度D1及D3間的比值介于0.5及3之間。
本發明參考圖式詳細于下文說明，其中第1圖顯示根據本發明集成半導體結構的示例具體實施例的截面區段，第2圖以透視說明顯示部分第1圖的該頂部兩金屬層的互連，第3圖顯示具墊金屬及互連的根據本發明集成半導體結構的平面視圖。
該半導體結構包括具表面F及厚度D3的墊金屬3(例如厚的鋁層)、保護層8、基板1、半導體組件2(例如位于基板上的晶體管2，該晶體管2被排列于該墊金屬3的表面F下方)、多樣金屬層4.x、及將該金屬層4.x彼此分開的多樣絕緣層5.y。為清晰目的，第1標地說明僅第一及頂部兩金屬層4.1、4.x-1及4.x；依據所使用的技術而定，目前多至11個金屬層4.x可被一在一上方地排列。
為形成關于該機械壓力的屏蔽，其產生該集成半導體結構的連結或測試，該墊金屬3及該頂部絕緣層5.y(其直接位于該墊金屬3下方)皆被設計為足夠厚。該絕緣層5.y較佳為具厚度D1，其為該頂部金屬層4.x的厚度D2之一及五倍之間的厚度及該墊金屬3的厚度D3之0.5及三倍間的厚度。
頂部兩金屬層4.x、4.x-1由絕緣層5.y-1彼此隔開，該貫孔6垂直地穿過此絕緣層5.y-1及電連接該頂部金屬層4.x至下方的該金屬層4.x-1。特別是在該墊金屬3的表面F下方的區域，存在許多貫孔6于該兩金屬層4.x、4.x-1之間。這些結構提供該晶體管2關于發生的機械負荷的足夠保護。
第2圖顯示在直接于該墊金屬的表面下方的該頂部兩金屬層區域的部分根據本發明集成半導體結構的透視說明。該頂部金屬層的互連4.x.z及下方金屬層的互連4.x-1.z皆具孔洞7.x及7.x-1。在該互連4.x.z的孔洞7.x系關于下方互連4.x-1.z的孔洞7.x-1偏位排列。所以該孔洞7.x及7.x-1并非直接一位于另一上方。而且，該兩互連4.x.z及4.x-1.z系經由垂直運行的貫孔6彼此電連接。為確保關于壓力的最大可能穩定度，盡可能多的貫孔6特別在該墊金屬下方的區域排列。
當熟知本技藝者應用其專業知識及能力時可產生孔洞7.x及貫孔6的其它排列。
第3圖顯示具墊金屬3及相鄰墊金屬3的根據本發明集成半導體結構的平面視圖。四個互連4.x.1至4.x.4存在于該墊金屬3下方的區域，第五互連4.x.5存在于該墊金屬3區域之外。在個別互連4.x.z之間的間隔A及它們的寬度B被清楚示出。半導體組件，如晶體管或二極管，同樣地位于該墊金屬3的表面F下方，但無法由第3圖看出。
本發明的整體結果為可得到一種合適的阻尼及穩定化結構甚至沒有昂貴的方法變化或是沒有要加入額外的方法特征之要求，此結構使得任何形式的電半導體組件可被排列于該墊金屬表面下方且在壓力情況下(如在連結或測試期間發生)不會有對這些半導體組件損傷的風險。而且，現在可能利用在該墊金屬表面下方的區域于電力供應軌。
權利要求
1.一種集成半導體結構，其具-基板(1)，-至少一位于該基板(1)上的半導體組件(2)，-具表面(F)的墊金屬(3)，-位于該墊金屬(3)及該基板(1)之間的許多金屬層(4.x)，及-許多絕緣層(5，y)，其將該金屬層(4.x)彼此分開，-至少在部分該至少一半導體組件(2)上延伸的該墊金屬(3)，其中，在該墊金屬(3)的表面(F)下方，至少在頂部兩金屬層(4.x、4.x-1)具一種至少包括兩相鄰的互連(4.x.z、4.x-1.z)的結構。
2.根據先前權利要求1的集成半導體結構，其中在該墊金屬(3)的該表面(F)下方，金屬層(4.x)的互連(4.x.z)的數目z系介于2及6之間。
3.根據先前權利要求1至2其中一項的集成半導體結構，其中在金屬層(4.x)內的該互連(4.x.z)系彼此電絕緣。
4.根據先前權利要求1至3其中一項的集成半導體結構，其中在金屬層(4.x)內的該互連(4.x.z)系彼此電連接。
5.根據先前權利要求1至4其中一項的集成半導體結構，其中在金屬層(4.x)的該互連(4.x.z)具寬度(B)及彼此間有間隔(A)，該寬度(B)及該間隔(A)間之比值介于3及20之間。
6.根據先前權利要求5的集成半導體結構，其中該寬度(B)及該間隔(A)間之比值為10。
7.根據先前權利要求1至6其中一項的集成半導體結構，其中，至少在該墊金屬(3)的該表面(F)下方，存在許多電連接該頂部金屬層(4.x)的互連(4.x.z)至其下方金屬層(4.x-1)的互連(4.x-1.z)之貫孔(6)，該貫孔(6)穿過該絕緣層(5.y-1)。
8.根據先前權利要求1至7其中一項的集成半導體結構，其中，至少在該墊金屬(3)的該表面(F)下方，該頂部兩金屬層(4.x、4.x-1)的互連(4.x.z、4.x-1.z)具許多孔洞(7.x及7.x-1)。
9.根據先前權利要求8的集成半導體結構，其中，至少在該墊金屬(3)的表面(F)下方，該孔洞(7.x及7.x-1)具總面積為介于5％及30％的該互連(4.x.z、4.x-1.z)總面積。
10.根據先前權利要求9的集成半導體結構，其中該孔洞(7.x及7.x-1)具總面積為該互連(4.x.z、4.x-1.z)總面積的20％。
11.根據先前權利要求8至10其中一項的集成半導體結構，其中，該頂部兩金屬層(4.x、4.x-1)的互連(4.x.z、4.x-1.z)以一種方式關于彼此排列使得在該頂部互連(4.x.z)的該孔洞(7.x)關于在下方互連(4.x-1.z)的孔洞(7.x-1)偏位。
12.根據先前權利要求8至11其中一項的集成半導體結構，其中，該頂部金屬層(4.x)的該互連(4.x.z)約略一致地位于下方該金屬層(4.x-1)的互連(4.x-1.z)上方。
13.根據先前權利要求8至12其中一項的集成半導體結構，其中，該頂部金屬層(4.x)的該互連(4.x.z)系關于下方該金屬層(4.x-1)的互連(4.x-1.z)偏位。
14.根據先前權利要求1至13其中一項的集成半導體結構，其中，該金屬層(4.x)，至少大部分，系由足夠地硬質金屬制造。
15.根據先前權利要求14的集成半導體結構，其中該金屬包含鋁、銅、鎢、鉬、銀、金、鉑或其合金。
16.根據先前權利要求1至15其中一項的集成半導體結構，其中該墊金屬(3)該表面(F)覆蓋在金屬層(4.x)內包含至少50％金屬的區域。
17.根據先前權利要求16的集成半導體結構，其中該金屬系均勻地分布于該墊金屬(3)該表面(F)下方。
18.根據先前權利要求1至17其中一項的集成半導體結構，其中頂部絕緣層(5.y)系提供于該墊金屬(3)及該頂部金屬層(4.x)之間，該頂部絕緣層(5.y)具第一厚度(D1)及該頂部金屬層(4.x)具第二厚度(D2)，及該兩厚度(D1、D2)間的比值系介于1及5之間。
19.根據先前權利要求1至18其中一項的集成半導體結構，其中一頂部絕緣層(5.y)系提供于該墊金屬(3)及該頂部金屬層(4.x)之間，該頂部絕緣層(5.y)具第一厚度(D1)及該墊金屬(3)具進一步厚度(D3)，及該兩厚度(D1、D3)間的比值系介于0.5及3之間。
20.根據先前權利要求1至19其中一項的集成半導體結構，其中該金屬層(4.x)的數目x系介于3及11之間。
全文摘要
本發明系關于一種集成半導體結構，其具基板(1)，至少一位于該基板(1)上的半導體組件(2)，具表面(F)的墊金屬(3)，位于該墊金屬(3)及該基板(1)之間的許多金屬層(4.x)，及許多絕緣層(5，y)，其將該金屬層(4.x)彼此分開，至少在部分該至少一半導體組件(2)上延伸的該墊金屬(3)。本發明特征在于在該墊金屬(3)的表面(F)下方，至少該頂部兩金屬層(4.x、4.x－1)具一種至少包括兩相鄰的互連(4.x.z、4.x－1.z)的結構。
文檔編號H01L23/485GK1666336SQ03815714
公開日2005年9月7日 申請日期2003年6月12日 優先權日2002年7月1日
發明者R·鮑爾, W·厄特勒, T·弗羅赫米勒, B·戈爾勒, R·格雷德爾, O·納格勒, O·施梅克比爾, W·斯塔德勒 申請人:因芬尼昂技術股份公司