專利名稱：用于使用多重門極層制造邏輯元件的技術的制作方法
技術領域：
總體而言，本發明涉及集成電路芯片制造，更具體而言，涉及一種使用多重門極層技術制造邏輯元件的技術。
背景技術：
集成電路的制造通常涉及眾多個步驟，包括一設計階段、多個模擬階段及一制造階段。在設計階段期間，通常借助集成電路設計軟件將集成電路(IC)的各邏輯組件整合于一統一的設計布置圖中。然后，在一模擬階段期間，使用傳統的諸如(例如)spice參數提取軟件等電路模擬軟件來測試集成電路設計。spice參數提取軟件的實例包括BSIMPRO(由位于San Jose，CA的CelestryDesign Techologies有限公司許可)及Aurora(由位于Mountain View，CA的Synopsys有限公司許可)。在集成電路制造階段期間，可通過在硅圓片上形成若干層并去除多個分層區域在該硅圓片上形成眾多種IC結構。
通常，人們希望降低與集成電路(IC)芯片制造相關的成本及費用。降低IC芯片制造成本的傳統技術涉及減少在IC芯片制造工藝期間所實施的沉積及蝕刻步驟數量。為此，僅用單層所沉積多晶硅來制造集成電路是本行業中的傳統作法。此一技術使制造工藝相對不復雜且廉價。實際上，在邏輯元件(其形成集成電路的一部分)的制造中使用單個多晶硅層已廣為接受，以致目前最常用的市售電路模擬軟件主要設計用于與使用單個多晶硅層的標準設計及制造技術兼容。
圖式中圖1A-C即顯示傳統集成電路設計的一部分的實例。其中圖1A顯示一電路100的示意圖，電路100包括兩個串聯連接的晶體管(在本文中稱為“串聯晶體管電路”)。當作為采用傳統IC制造技術的集成電路的一部分納入時，圖1A的串聯晶體管電路100可如圖1B所示來制造。如圖1B所示，電路部分150包括兩個串聯連接的晶體管，該些晶體管是使用單個多晶硅層制成。更具體而言，如圖1B所示，電路部分150包括兩個均用單個多晶硅層制成的門極部分102a、102b。此外，電路部分150亦包括兩個均用單個多晶硅層制成的氧化層部分104a、104b。電路部分150進一步包括一襯底110(例如，硅襯底)，襯底110包括三個形成于一摻雜阱區域108中的摻雜區域105a、105b、105c。在圖1B所示實例中，電路部分150已構造為兩個串聯連接的NMOS晶體管，該些NMOS晶體管包括P-阱區域108及N+摻雜區域105a-c。此一電路可用于(例如)形成各種傳統邏輯元件，例如NOR門、NAND門等。
圖1C顯示圖1A所示串聯晶體管電路的一傳統IC設計布置圖170的一實例。如圖1C所示，制造串聯晶體管電路100的傳統技術是使用單個多晶硅層技術來實施，其中門極102a及102b形成于晶體管電路的有源區115上。每一門極102a、102b皆由同一多晶硅層形成。在采用傳統的術語時，每一門極102a、102b皆可闡述為由“poly1(多晶硅1)”材料構成，這是因為該些門極中每一門極皆由相同的第一層沉積多晶硅(即，poly-1)形成。根據傳統的設計規則，為確保所制成的電路正常工作，門極102a及102b中每一門極皆需要分開一最小距離117。
盡管使用單個多晶硅層符合標準的IC布局及制造技術，但此等標準技術需要特殊設計及布局要求，此可能會導致不能充分利用硅圓片或襯底襯底上的空間。因此，應了解，業界需要不斷地改進集成電路芯片制造技術，以適應并利用正在出現的新技術。
發明內容
根據本發明的不同實施例，闡述用于在一襯底上制成的集成電路上形成一邏輯元件的各種方法、裝置及系統。一由一第一多晶硅層構成的第一門極結構形成于該襯底上。然后，一由一第二多晶硅層構成的第二門極結構以一方式形成于襯底上，該方式使第二門極結構的一部分形成于第一門極結構的一部分上，藉此形成一重疊門極區域。根據具體實施例，該邏輯元件可對應于各種邏輯元件或器件，例如，NAND門、AND門、NOR門、OR門、XOR門、SRAM單元、鎖存器等。
根據具體實施例，本發明的邏輯元件包括一電路部分，該電路部分設計為與兩個串聯連接晶體管或，另一選擇為，兩個并聯連接晶體管表現出大體相同的性能特征。在該些實施例中，該第一門極結構與第二門極結構可相當于該電路部分的晶體管門極。此外，該邏輯元件亦可包括形成于襯底中的源極及漏極摻雜區、及一形成于襯底中源極與漏極區之間的有源區，其中該有源區設計用于使源極與漏極區之間有電流流過。
應了解，本發明的使用多層多晶硅形成邏輯元件的晶體管門極的各種技術會在精調晶體管參數方面提供額外自由度，這些參數例如為氧化物厚度、閾電壓、最大容許門極電壓等。
根據下文對本發明較佳實施例的說明，將易知本發明各個方面的其他目標、特征及優點，下文說明應結合附圖進行閱讀。
圖1A-C顯示對應于一串聯晶體管電路的傳統集成電路設計及制造技術的實例。
圖2A顯示一根據本發明一具體實施例制成的邏輯元件的一部分。
圖2B-2J顯示一種根據本發明一具體實施例制造一邏輯元件的技術。
圖2K顯示一根據本發明一具體實施例制成的邏輯元件的一部分的替代實施例。
圖3A-D顯示一可根據本發明技術制成的串聯晶體管電路的不同實施例。
圖4顯示一種用于制造一SRAM存儲單元的傳統設計布局的俯視圖。
圖5顯示一可使用本發明技術制成的SRAM存儲單元設計布局的實例。
圖6A-C顯示對應于一并聯晶體管電路的傳統集成電路設計及制造技術的實例。
圖7A-D顯示一可根據本發明技術制成的并聯晶體管電路的不同實施例。
具體實施例方式
本發明闡述各種在設計及制造用于半導體器件的各種邏輯元件(例如，NAND門、AND門、NOR門、OR門、XOR門、SRAM單元、鎖存器等)中使用多重多晶硅層的技術。根據本發明的特定實施方案，可通過使用多個多晶硅層制造各種晶體管門極來減小邏輯門單元尺寸及存儲器陣列單元尺寸。通過此種方式，可通過降低對應于最小poly-1至poly-1間距的標準設計規則來實現集成電路芯片面積的減小。因此，舉例而言，本發明技術可實現彼此不短路的重疊多晶硅片的布局及/或設計，這是因為可使用一多層多晶硅制造技術來形成不同的多晶硅片。根據一具體實施例，此等重疊片可由至少兩個不同的多晶硅層構成，該些多晶硅層由至少一個絕緣層(例如，一氧化層)在豎向上隔開。通過此種方式，即可防止各重疊的多晶硅片的電短路。而且，本發明的使用多層多晶硅形成邏輯元件的晶體管門極的技術會在精調晶體管參數方面提供額外的自由度，這些參數例如為氧化物厚度、閾電壓、最大容許門極電壓等。
如上所述，傳統知識告知人們降低或將與制造集成電路相關的成本最小化的可取之處。通常，一種降低或使此種成本最小化的技術是將用于形成集成電路邏輯元件的多晶硅層的數量最小化。最近，用于制造某些類型存儲器(例如，快閃存儲器)的制造技術使用了一種雙層多晶硅層工藝，其中將不同的多晶硅層在不同時間沉積于硅圓片上以形成快閃存儲單元的控制門及浮動門。在其中一集成電路芯片設計擬包括快閃存儲器及傳統邏輯元件兩者的特定應用中，為(例如)形成快閃存儲單元，集成電路芯片的制造可能涉及一雙層多晶硅層工藝。然而，在此種集成電路制造期間，仍保留著使用一單個多晶硅層制造集成電路邏輯元件的傳統作法。人們希望使用單個多晶硅層設計及制造集成電路邏輯元件(甚至在集成電路包含快閃存儲器的情況下)的一個原因是因為單個多晶硅層電路的設計更簡單，因此通常更易于制造，且更少出現制造誤差。此外，如上所述，目前市售的最常用的電路模擬軟件設計為僅兼容使用單個多晶硅層的標準布局及制造技術。此等電路模擬軟件通常不兼容多個多晶硅層式設計。
然而，與傳統知識及作法相反，本發明告知人們尤其在將在同一集成電路芯片上制成存儲元件(例如，快閃存儲器、DRAM)及邏輯元件的應用中，使用多重多晶硅層制造邏輯元件的可取之處。在該些應用中，人們能通過設計出亦使用多重多晶硅層的邏輯元件來利用多重多晶硅層工藝(例如，用于制造存儲元件)。
圖2A顯示根據本發明一具體實施例制成的邏輯元件的一部分200。更具體而言，圖2A所示電路部分200是如何根據本發明一具體實施例制造串聯晶體管電路(例如圖1A所示電路)的實例。根據具體實施例，電路部分200可用于制造各種邏輯元件，例如，NAND門、AND門、NOR門、OR門、XOR門、SRAM單元、鎖存器等。
圖式中的圖2B-2I顯示一用于制造電路部分200的具體實施例。圖2B-2I闡述一種根據本發明一具體實施例制造一邏輯元件的技術。在圖2B-2I所示的實例中，假設一硅圓片正用于制造一集成電路芯片。在IC芯片制造工藝的準備中，硅圓片的某些部分可用p-型材料摻雜，由此形成一P-阱208。
如圖2B所示，一第一氧化層204a’形成于硅圓片210的表面上。在形成該第一氧化層204a’后，可在該第一氧化層上沉積一第一多晶硅(poly-1)層202a’。然后，可去除或蝕刻poly-1層202a’的若干區域，藉此形成第一多晶硅層部分202a，如圖2C所示。在形成第一多晶硅層部分202a后，即可去除第一氧化層204a’的若干區域，以藉此形成一第一氧化層204a，如圖2D所示。根據一具體實施例，多晶硅層及氧化層的形成及/或去除可使用所屬技術領域的技術人員所熟知的傳統IC芯片制造技術來實現。
如圖2E及2F所示，然后可在該硅圓片的包括部分202a及204a在內的若干部分上形成及/或沉積一第二氧化層204b’及一第二多晶硅(poly-2)層202b’。如圖2G所示，可去除poly-2層的若干區域，以形成第二多晶硅層部分202b。之后，可去除該第二氧化層的所選區域，以形成第一氧化層部分204b，如圖2H所示。如圖2I所示，然后可采用(例如)傳統的離子植入技術形成摻雜區域205a及205b。根據具體實施例，該些摻雜區域205a及205b可用諸如砷等n-型材料摻雜。或者，區域208可用一n-型材料摻雜，以形成一N-阱，而區域205a及205b可用p-型材料摻雜。
當構建為兩個串聯連接的NMOS晶體管時，電路部分200將相當于圖2J的電路部分275，其可由圖1A所示示意圖100示意性地表示。如圖2J所示，串聯晶體管電路275的兩個門極(例如門極B202b及門極A202a)用于控制自源極205a至漏極205b的電流流動。
對圖1B所示電路部分150(其代表一采用傳統技術制成的串聯晶體管電路)與圖2J所示電路部分275進行比較，可發現若干區別。舉例而言，與圖1B相比，圖2J中門極A與門極B的間隔距離小得多。更具體而言，如圖2J所示，門極202b與門極202a的間隔距離約等于第二氧化層部分204b的厚度。此外，如圖2J所示，poly-2層部分204b以連續方式既位于poly-1層部分202a與第一氧化層部分204a之上又與二者鄰接。poly-2層部分202b亦與poly-1層部分202a的一區域重疊。根據不同實施例，重疊數量可在0％重疊(例如，與門極區域端接)至約100％重疊(例如，完全與門極區域重疊)的范圍內變化。
此外，如圖2J所示，與圖1B相比，已自硅襯底去除一個整個摻雜區域。舉例而言，如圖2J所示，電路部分275包括兩個N+摻雜區域205a、205b。相反，圖1B所示電路部分150包括3個N+摻雜區域，即105a、105b及105c。對圖1B與2J進行比較，即會發現圖1B所示門極A與門極B之間存在的摻雜區域105b已在圖2J所示結構中去除。此會減小該圓片上邏輯元件的面積，由此使電路小片的尺寸及相關的制造成本降低。
應了解，本發明的替代實施例可包括不同于在圖2J電路部分275中所示的特征。舉例而言，圖2K顯示一根據本發明一具體實施例制成的電路部分280的替代實施例。如圖2K中實施例所示，電路部分280包括兩個形成于襯底210上的重疊多晶硅層282a、282b。在此具體實施例中，襯底210由N-型材料構成，且(p+)摻雜區域285a、285b由P-型材料形成。電路部分275與280之間的一顯著區別是電路部分275的P-阱區域208(圖2J)是用作電路部分275的晶體管的一局部襯底，而電路部分280不包括一不同于襯底210的單獨阱區域。而是，在電路部分208(圖2H)中，由襯底210用作電路部分280的晶體管的局部襯底。
圖3A-D繪示一可根據本發明技術制成的串聯晶體管電路的不同實施例。圖3A顯示圖2A中電路部分200的立體圖。圖3B顯示一替代實施例的電路部分350的立體圖，電路部分350可用于構建圖1A所示的串聯晶體管電路100。
參照圖3A，應注意，電路部分300的設計在若干方面不同于傳統的電路設計。舉例而言，如上所述，使用不同的多晶硅層形成晶體管門極202a、202b。此外，門極結構的位置及構造不同于傳統電路設計(例如圖1B所示傳統電路設計)。舉例而言，如圖3A所示，門極202b以一方式與門極202a的一部分重疊，該方式使門極202a的一部分夾于門極202b與襯底208的有源區之間。此外，不同于圖1B所示傳統門極構造(其通常為平整構造)，門極202b的構造并不平整，而是為一包含在水平及豎直兩個方向上延伸的部分的階梯式構造。因此，門極202b的頂部及底部表面均不大體平整。
亦應注意，電路部分300的設計在若干方面不同于傳統的非易失性存儲器結構。舉例而言，在傳統的非易失性存儲單元結構中，可使用兩層多晶硅來形成一傳統的包括一控制門及一浮動門的分裂門單元。通常，將浮動門設計為電絕緣區域，其用作一存儲節點來為一單個非易失性存儲單元存儲電荷。為正確地存儲電荷，將浮動門與存儲單元中所有其他結構電絕緣甚為重要。相反，圖3A所示門極結構202a、202b均未以類似于非易失性存儲器的浮動門結構的方式構造成經電絕緣的區域。而是，門極結構202a、202b皆可經一或多個接點區域電耦合至集成電路的其他部分，以將所需門極電壓施加于晶體管電路300。舉例而言，此顯示于圖3C所示實施例中。
圖3C顯示一使用本發明技術的一具體實施例設計而成的電路布局360的俯視圖。更具體而言，圖3C所示實施例表示一用于串聯晶體管電路(例如圖3A中所示電路)設計布局的特定實施方案。圖1A中繪示一串聯晶體管電路的傳統示意圖。然而，圖3D顯示一可用于示意性表示圖3C所示電路360的示意圖370的實例。
如圖3C所示，串聯晶體管電路360包括兩個在有源區365上具有重疊部分的門極382a、382b。根據一具體實施例，電路360可采用本發明的多重多晶硅層技術制造，其中一第一門極(例如382a)由poly-1層形成，且一第二門極(例如382b)由poly-2層形成。兩個門極的一部分相重疊，如區域367所示。根據一具體實施例，門極重疊區域367的寬度W1至少等于或大于有源區365的寬度W2。如圖3C所示，每一門極382a、382b均包括一相應的接點區域362a、362b，以為每一門極提供電接點。根據一具體實施例，poly-1層及poly-2層可由多晶硅或其他為所屬技術領域的技術人員所熟知的合適的導電材料構成。
此外，如圖3C所示，有源區365可包括一源極接點區域364及一漏極接點區域366。在圖3C所示實例中，門極接點區域362a、362b置于有源區365的對置側上，以確保滿足與各接點之間的最小間距相關的設計約束條件。然而，應了解，有許多種不同的方法可用于構建圖3C所示電路360。舉例而言，在一替代構建方案中(未圖示)，每一門極382a、382b上的接點可位于有源區365的同一側。然而，應了解，這些不同的構建方案均有一個共同點門極382a、382b的某些部分將在有源區365上彼此重疊或端接。應了解，圖3A中電路部分300顯示一種可用于制造集成電路芯片邏輯元件的多層多晶硅重疊的門極結構類型。與電路部分300的結構相關的一個問題是門極202b的可變門極長度可能會相對于門極202a失配。用于解決由于門極長度可變而使門極失配問題的一實施例顯示于圖式的圖3B中。
圖3B顯示一根據本發明一具體實施例構建而成的一替代實施例邏輯元件電路部分350的立體圖。如圖3B所示，電路部分350包括一第一氧化層304a、一poly-1門極302a、一第二氧化層304b及一poly-2門極302b。如圖3B所示，poly-2門極302b與poly-1門極302a的兩側皆相鄰。此外，poly-2門極302b在襯底有源區308上方與poly-1門極302a重疊。因此，如圖3B所示，門極302a的至少一部分夾于門極302b與硅襯底的有源區308之間。此外，如圖3B所示，門極302a與門極302b相隔一約等于第二氧化層304b厚度的間距。
圖3B所示門極結構構造的一個優點是可減輕或消除上文參照圖3A所述的可變門極長度問題。舉例而言，根據一具體實施方案，由于(例如)門極302b的長度是由能夠正確對準的掩模邊緣確定，故門極302b的總寬度W可保持恒定。因此，圖3B的門極構造可用于緩和poly-1門極302a與poly-2門極302b之間失配的問題。
應注意，電路部分300與350僅旨在闡釋每一電路的有源區(例如，208、308)上的結構，而未必反映每一電路的所有特征。因此，應了解，電路部分300與350可包括圖3A及3B中未顯示的其他特征。舉例而言，一此種特征涉及用于接觸門極結構202a、202b、302a、302b的接點。另一特征涉及門極結構202a、202b、302a、302b的構造。舉例而言，在一構建方案中，每一門極結構均可構建為一可在X-Z平面中沿任一方向延伸的多晶硅線。另一特征涉及添加其他可用于構建所需邏輯元件的晶體管。
應了解，本發明的使用多層多晶硅形成邏輯元件的技術會在精調各種晶體管參數方面提供額外的自由度，這些參數例如為氧化物厚度、閾電壓、最大容許門極電壓等。舉例而言，根據不同實施例，為精調各種晶體管參數，poly-1及poly-2門極氧化物可分別制成為不同的厚度。根據一特定構建方案，兩個相同尺寸(例如，寬度及長度)的邏輯晶體管可因具有2個不同的閾電壓而受益，因為其各自的門極氧化物可由2個不同的氧化層構成。此外，應了解，在傳統的MOS晶體管中，漏極及源極結皆在門極區域下方橫向擴散，由此會減小有效門極長度并加劇短溝道效應。然而，使用本發明的串聯晶體管電路構造，即可(例如)在每一對串聯連接的晶體管中消除一個結(及其對應的橫向擴散)，由此改善該(些)串聯晶體管電路的短溝道效應。
在傳統邏輯元件設計中所使用的另一共用電路顯示于圖6A中。圖6A顯示一包括2個并聯連接的晶體管的電路部分600(在本文中稱為并聯晶體管電路600)。一種用于制造并聯晶體管電路600的傳統設計布局顯示于圖6C中。如圖6C所示，傳統并聯晶體管電路布局670包括在硅襯底的有源區681上形成2個poly-1門極652a、652b。門極652a、652b是使用單個多晶硅層形成。根據傳統的設計規則，該些門極需要彼此分開一最小間距679。在圖6C所示的實施例中，并聯晶體管電路的源極區672a、672b經由一電連接線677電性耦合在一起。
圖6B繪示一使用傳統的IC制造技術制成的并聯晶體管電路部分650的剖面圖。圖6B所示電路部分650是使用單個多晶硅層、采用類似于上述制造圖1B中串聯晶體管電路部分150的技術制成。如圖6B所示，電路部分650包括第一氧化層部分604a、604b(其二者皆由相同的第一氧化層形成)、poly-1門極部分602a、602b(其皆由一單個多晶硅層形成)及3個不同的摻雜區域605a、605b、605c。
圖7A顯示根據本發明一具體實施例制成的并聯晶體管電路部分700的立體圖。如圖7A所示，電路部分700包括一第一氧化層部分704a、一poly-1門極702a、一第二氧化層部分704b、一poly-1門極702b及2個摻雜區域705a、705b，這2個摻雜區域705a、705b可用作并聯晶體管電路的源極及漏極區。根據一特定構建方案，用于制造圖7A所示并聯晶體管電路部分700的技術類似于上文參照圖式中圖2B-2I所述的技術。因此，舉例而言，poly-1門極702a可由一第一多晶硅層形成，且poly-2門極702b可由一不同于第一多晶硅層的第二多晶硅層形成。此外，氧化層部分704a可由一第一氧化層形成，氧化層部分704b則可由一不同于第一氧化層的第二氧化層形成。
圖7C顯示一可用于制造諸如圖7A所示并聯晶體管電路的設計布局760的俯視圖。圖7D顯示一示意圖770，其用于示意性地表示圖7C所示的并聯晶體管電路設計760。如圖7C所示，并聯晶體管電路設計760包括一poly-1門極782a及一poly-2門極782b。每一門極782a、782b皆至少部分的位于源極與漏極之間的有源區765上。每一門極均包括相應的接點區762a、762b。兩個門極的一部分如圖所示在區域767處重疊。根據一具體實施例，門極重疊區域767的寬度W2小于有源區760的寬度W1。
圖7C所示并聯晶體管電路設計與圖6C所示傳統并聯電路設計之間的一個區別在于，圖6C所示電路包括兩個經由一電連接線677電性耦合在一起的源極區672a、672b。相反，如圖7C所示，并聯晶體管電路760則包括一單一源極區764及一單一漏極區766。
圖7B顯示一根據本發明技術制成的并聯晶體管電路部分750的替代實施例的立體圖。如圖7B所示，電路部分750包括一第一氧化層部分754a、一poly-1門極752a、一第二氧化層部分754b、一poly-2門極752b及2個摻雜區域755a、755b，這2個摻雜區域755a、755b可用作并聯晶體管電路的源極及漏極區。根據一具體實施方案，用于制造圖7B所示并聯晶體管電路部分750的技術類似于上文參照圖式中圖2B-2I所述的技術。因此，舉例而言，poly-1門極752a可由一第一多晶硅層形成，poly-2門極752b則可由一不同于第一多晶硅層的第二多晶硅層形成。此外，氧化層部分754a可由一第一氧化層形成，而氧化層部分754b可由一不同于第一氧化層的第二氧化層形成。
應注意，圖3C所示串聯晶體管設計與圖7C所示并聯晶體管設計之間的其中一個結構性區別是如圖3C所示，每一門極382a、382b均能夠切斷自源極364流至漏極366的電流。然而，如圖7C所示，門極782a、782b卻均不能完全控制自源極764流至漏極766的電流。而是，每一門極僅控制流過有源區的電流的一部分。然而，根據圖7C中所示實施例，舉例而言，較佳向兩個門極782a、782b施加適當的控制電壓來阻止電流自源極流至漏極。
應了解，圖3A-3D及7A-7D中所示的各電路可用于制造各種構成集成電路芯片一部分的不同的邏輯元件。該些邏輯元件包括NAND門、AND門、NOR門、OR門、XOR門、鎖存器等。此外，該些邏輯元件可包括靜態存儲單元，例如SRAM。圖4顯示一用于制造SRAM存儲單元400的傳統設計布局的俯視圖。通常，SRAM存儲單元是采用僅包含一單個多晶硅層的標準設計來制造。此一設計使制造工藝相對較不復雜且更為廉價。因此，如圖4所示，傳統SRAM單元設計包括三個poly-1部分402、404a、404b，其中每一部分均由同一多晶硅層形成。
傳統設計約束條件要求各poly-1部分(例如，402、404a、404b)彼此隔開一最小間距(例如，間距A)以(例如)防止短路。此外，如圖4所示，傳統SRAM單元設計包括一P+摻雜區406及N+摻雜區408。SRAM單元400的一部分形成于一P-阱420上。在此圖中，未圖示區域406、408及404之間的各金屬互連線。
與傳統SRAM單元制造技術相關的各種設計約束條件要求將SRAM單元的各種結構設計為距SRAM單元內其他結構至少一最小規定間距量(或與SRAM內其他結構重疊)。為此，傳統SRAM單元的尺寸不能減至小于最小指定尺寸。舉例而言，若最小形體尺寸為100nm，則SRAM單元尺寸通常具有至少1m2的面積。然而，使用本發明的制造技術，即可通過使用多重多晶硅層制造各晶體管來減小存儲器陣列單元尺寸。以此方式，即可通過降低對應于最小poly-1至poly-1間距的IC設計規則來實現存儲器陣列單元尺寸面積的減小。
圖5顯示一可利用本發明技術制成的SRAM存儲單元設計布局的實例。如圖5所示，SRAM單元500包括至少一個poly-1層502及多重poly-2層504a、504b，其中poly-2層504a、504b是由一不同于poly-1層502的多晶硅層形成。每一多晶硅層502、504a、504b皆包括一相應的門極區530及一相應的互連區532。根據一具體實施例，互連區可相當于形成于SRAM單元500的無源(或場)區上的多晶硅層的某些部分。在圖5所示實施例中，SRAM單元500的一部分是形成于P-阱520上。此外，在此圖中，未圖示區域506、508及504之間的各金屬互連線。
根據一具體實施例，可采用一與參照圖式中圖2B-2I所述晶體管制造技術相似的方法制作圖5所示SRAM單元500中所包含的各種晶體管。在許多可能的實施例之一中，可制造一多重多晶硅層SRAM單元，其中傳送門極晶體管包括由poly-1層形成的門極，且上拉及/或下拉晶體管包括由poly-2層形成的門極。
如圖5所示，SRAM單元500的尺寸可(例如)通過使poly-1層502的某些部分與poly-2層504a、504b的某些部分重疊(如515處所示)而得以減小。此一設計技術亦有助于減小poly-1層502與N+區域508之間的間距(如B’處所示)。此外，如圖5中實施例所示，515處多晶硅區域的重疊出現在多晶硅層的互連區域532處(例如，SRAM單元500的無源區上)。
盡管在圖5中未顯示，但SRAM單元設計500亦可包括至少兩個不同的氧化層，以助于各多晶硅層彼此絕緣及與周圍結構絕緣。舉例而言，第一氧化層可位于poly-1部分502之下，且第二氧化層可位于poly-2層504a、504b之下，由此使poly-2層與poly-1層電絕緣。
如同在圖3A-D及7A-D所示電路中一樣，在圖5所示SRAM單元設計中使用多重多晶硅層會在精調晶體管參數方面提供額外自由度，這些參數例如為氧化層厚度、閾電壓、最大容許門極電壓等等。
盡管本文參照附圖詳細闡述了本發明的若干較佳實施例，但應了解，本發明并非僅限于該些確切的實施例，且所屬技術領域的技術人員可對其進行各種改變及修改，此并不背離在隨附權利要求書中所界定的本發明精神范疇。舉例而言，根據某些具體實施例，用于形成本發明邏輯元件的晶體管門極材料可由導電材料(例如，鈦)、半導體材料(例如，多晶硅)或兩種材料的組合(例如，硅化鈦)構成。此外，本申請案各實施例中所述的絕緣層(例如，氧化層)可由二氧化硅及/或其他類型的絕緣或介電材料構成。
權利要求
1.一種形成一集成電路的邏輯元件區域的方法，所述集成電路制成于一襯底上，所述方法包括在所述襯底上形成一第一門極結構，所述第一門極結構由一第一晶體管門極材料層構成；在所述襯底上形成一第二門極結構，所述第二門極結構由一第二晶體管門極材料層構成；其中所述第一晶體管門極材料層不同于所述第二晶體管門極材料層；及其中所述第二門極結構的一第二部分形成于所述第一門極結構的一第一部分上，由此形成一第一重疊門極區。
2.如權利要求1所述的方法，其進一步包括在所述襯底上形成所述第一晶體管門極材料層；及然后在所述襯底上形成所述第二晶體管門極材料層。
3.如權利要求1所述的方法，其中所形成的所述第一門極結構具有一第一厚度，及其中所述第二門極結構形成為具有一第二厚度。
4.如權利要求1至3中任一項所述的方法，其進一步包括在所述襯底上形成一第一介電層；然后在所述襯底上形成所述第一晶體管門極材料層；然后在所述襯底上形成一第二介電層；及然后在所述襯底上形成所述第二晶體管門極材料層。
5.如權利要求1至4中任一項所述的方法，其中所述第一門極材料層與所述第二門極材料層皆包括多晶硅材料。
6.如權利要求4所述的方法，其中所述第一及第二門極介電層皆包括二氧化硅。
7.如權利要求4所述的方法，其中所述第一介電層形成為具有一第一厚度，及其中所述第二介電層形成為具有一第二厚度。
8.如權利要求1至3中任一項所述的方法，其進一步包括在所述第一門極結構與所述第二門極結構之間形成一介電層，所述介電層具有一第一厚度；其中所述第二門極結構的第二部分與所述第一門極結構的第一部分之間的一間距大體上等于所述介電層的第一厚度。
9.如權利要求1至8中任一項所述的方法，其中所述邏輯元件包括一電路部分，所述電路部分設計用于表現出與兩個串聯連接晶體管的性能特征大體相同的性能特征；其中所述第一門極結構及第二門極結構對應于所述電路部分的晶體管門極；其中所述方法進一步包括在所述襯底中形成一用作所述電路部分的一源極區的第一摻雜區域；在所述襯底中形成一用作所述電路部分的一漏極區的第二摻雜區域；及在所述襯底中所述源極與漏極區之間形成一有源區，所述有源區設計用于使電流流過所述源極與漏極區之間。
10.如權利要求9所述的方法，其中所述第一門極結構的第一部分夾于所述第二門極區的第二部分與所述電路部分的一有源區之間。
11.如權利要求1至8所述的方法，其中所述邏輯元件包括一電路部分，所述電路部分設計用于表現出與兩個并聯連接晶體管的性能特征大體相同的性能特征；其中所述第一門極結構與第二門極結構對應于所述電路部分的晶體管門極；其中所述方法進一步包括在所述襯底中形成一用作所述電路部分的一源極區的第一摻雜區；在所述襯底中形成一用作所述電路部分的一漏極區的第二摻雜區域；及在所述襯底中所述源極與漏極區之間形成一有源區，所述有源區設計用于使電流流過所述源極與漏極區之間。
12.如權利要求9或11所述的方法，其中所述電路部分沒有與所述第一摻雜區摻雜特征具有大體相同的摻雜特征的第三摻雜區。
13.如權利要求9或11所述的方法，其中所述電路部分沒有一浮動門結構。
14.如權利要求9至13中任一項所述的方法，其中所述第一重疊門極區域的一基本部分出現在所述有源區上；且其中所述重疊門極部分的一寬度至多等于或小于所述有源區的一寬度。
15.如權利要求14所述的方法，其中所述第一門極結構的第一部分形成于所述有源區上；且其中所述第二門極結構的至少一部分形成于所述第一門極結構第一部分的僅一部分上。
16.如權利要求11至13中任一項所述的方法，其中所述第一重疊門極區域的一基本部分出現在所述有源區上；其中所述門極結構的第一部分形成于所述有源區上；且其中所述第二門極結構的至少一部分形成于所述第一門極結構的整個所述第一部分上。
17.如權利要求11至13所述的方法，其中所述電路部分包括一單一源極區。
18.如權利要求1至17中任一項所述的方法，其中所述邏輯元件對應于一選自一由以下組成之群的元件NAND門、AND門、NOR門、OR門、XOR門、ASICS、SRAM單元及鎖存器。
19.如權利要求1至18中任一項所述的方法，其中所述邏輯元件沒有一浮動門。
20.一種形成于一集成電路上的邏輯元件，所述集成電路制成于一襯底上，所述邏輯元件包括一形成于所述襯底上的第一門極結構，所述第一門極結構由一第一晶體管門極材料層構成；一形成于所述襯底上的第二門極結構，所述第二門極結構由一第二晶體管門極材料層構成；其中所述第一晶體管門極材料層不同于所述第二晶體管門極材料層；及其中所述第二門極結構的一第二部分形成于所述第一門極結構的一第一部分上，由此形成一第一重疊門極區域。
21.如權利要求20所述的邏輯元件，其進一步包括一形成于所述襯底與所述第一門極部分之間的第一氧化物部分；及一至少位于所述第一門極部分與所述第二門極部分之間的第二氧化物部分。
22.如權利要求20或21所述的邏輯元件，其中所述第一門極材料層及所述第二門極材料層皆包括多晶硅材料。
23.如權利要求20至22中任一項所述的邏輯元件，其中所述第一及第二門極介電層皆包括二氧化硅。
24.如權利要求20至23中任一項所述的邏輯元件，其中所述第一介電層形成為具有一第一厚度，且其中所述第二介電層形成為具有一第二厚度。
25.如權利要求20至24中任一項所述的邏輯元件，其進一步包括一形成于所述第一門極結構與所述第二門極結構之間的介電層，所述介電層具有一第一厚度；其中所述第二門極結構的第二部分與所述第一門極結構的第一部分之間的一間距大體上等于所述介電層的第一厚度。
26.如權利要求20所述的邏輯元件，其進一步包括一電路部分，所述電路部分設計用于表現出與兩個串聯連接晶體管的性能特征大體相同的性能特征；其中所述第一門極結構及第二門極結構對應于所述電路部分的晶體管門極；其中所述邏輯元件進一步包括一形成于所述襯底中用作所述電路部分的一源極區的第一摻雜區；一形成于所述襯底中用作所述電路部分的一漏極區的第二摻雜區；及一形成于所述襯底中所述源極與漏極區之間的有源區，所述有源區設計用于使電流流過所述源極與漏極區之間。
27.如權利要求26所述的邏輯元件，其中所述第一門極結構的第一部分夾于所述第二門極區的第二部分與所述電路部分的一有源區之間。
28.如權利要求20所述的邏輯元件，其進一步包括一電路部分，所述電路部分設計用于表現出與兩個并聯連接晶體管的性能特征大體相同的性能特征；其中所述第一門極結構及第二門極結構對應于所述電路部分的晶體管門極；其中所述邏輯元件進一步包括一形成于所述襯底中用作所述電路部分的一源極區的第一摻雜區；一形成于所述襯底中用作所述電路部分的一漏極區的第二摻雜區；及一形成于所述襯底中所述源極與漏極區之間的有源區，所述有源區設計用于使電流流過所述源極與漏極區之間。
29.如權利要求26至28中任一項所述的邏輯元件，其中所述電路部分沒有與所述第一摻雜區摻雜特征具有大體相同的摻雜特征的第三摻雜區域。
30.如權利要求26至29中任一項所述的邏輯元件，其中所述電路部分沒有一浮動門結構。
31.如權利要求26至30所述的邏輯元件，其中所述第一重疊門極區域的一基本部分出現在所述有源區上；且其中所述重疊門極部分的一寬度至多等于或小于所述有源區的一寬度。
32.如權利要求31所述的邏輯元件，其中所述第一門極結構的第一部分形成于所述有源區上；且其中所述第二門極結構的至少一部分形成于所述第一門極結構第一部分的僅一部分上。
33.如權利要求26至32中任一項所述的邏輯元件，其中所述第一重疊門極區域的一基本部分出現在所述有源區上；其中所述第一門極結構的第一部分形成于所述有源區上；且其中所述第二門極結構的至少一部分形成于所述第一門極結構的整個所述第一部分上。
34.如權利要求34所述的邏輯元件，其中所述電路部分包括一單一源極區。
35.如權利要求20至34中任一項所述的邏輯元件，所述邏輯元件對應于一選自一由以下組成之群的元件NAND門、AND門、NOR門、OR門、XOR門、ASICS、SRAM單元及鎖存器。
36.如權利要求20至35中任一項所述的邏輯元件，其中所述邏輯元件沒有一浮動門。
37.一種用于形成一集成電路的一邏輯元件區域的系統，所述集成電路制成于一襯底上，所述系統包括用于在所述襯底上形成一第一門極結構的構件，所述第一門極結構由一第一晶體管門極材料層構成；用于在所述襯底上形成一第二門極結構的構件，所述第二門極結構由一第二晶體管門極材料層構成；其中所述第一晶體管門極材料層不同于所述第二晶體管門極材料層；及其中所述第二門極結構的一第二部分形成于所述第一門極結構的一第一部分上，由此形成一第一重疊門極區。
38.如權利要求37所述的系統，其中所述邏輯元件包括一電路部分，所述電路部分設計用于表現出與兩個串聯連接晶體管的性能特征大體相同的性能特征；其中所述第一門極結構與第二門極結構對應于所述電路部分的晶體管門極；其中所述系統進一步包括一用于形成一第一摻雜區域的構件，其用于在所述襯底中形成一用作所述電路部分的一源極區的所述第一摻雜區域；一用于形成一第二摻雜區域的構件，其用于在所述襯底中形成一用作所述電路部分的一漏極區的所述第二摻雜區域；及一用于在所述襯底中所述源極與漏極區之間形成一有源區的構件，所述有源區設計用于使電流流過所述源極與漏極區之間。
39.如權利要求37所述的系統，其中所述邏輯元件包括一電路部分，所述電路部分設計用于表現出與兩個并聯連接的晶體管的性能特征大體相同的性能特征；其中所述第一門極結構與第二門極結構對應于所述電路部分的晶體管門極；其中所述系統進一步包括一用于形成一第一摻雜區域的構件，其用于在所述襯底中形成一用作所述電路部分的一源極區的所述第一摻雜區域；一用于形成一第二摻雜區域的構件，其用于在所述襯底中形成一用作所述電路部分的一漏極區的所述第二摻雜區域；及一用于在所述襯底中所述源極與漏極區之間形成一有源區的構件，所述有源區設計用于使電流流過所述源極與漏極區之間。
40.如權利要求37至39中任一項所述的系統，其中所述第一門極材料層與所述第二門極材料層皆包括多晶硅材料。
41.一種靜態隨機存取存儲(SRAM)單元，其包括一第一層導電材料；所述第一層包括至少一個第一門極區及至少一個第一互連區；一不同于所述第一層的第二層導電材料；所述第二層包括至少一個第二門極區及至少一個第二互連區。
42.如權利要求41所述的SRAM單元，其中所述至少一個第一互連區的至少一第一部分與所述至少一個第二互連區的至少一第二部分重疊。
43.如權利要求41或42所述的SRAM單元，其中所述第一及第二互連區形成于所述SRAM單元的無源部分上。
44.如權利要求41或42所述的SRAM單元，其中所述第一與第二部分的重疊出現在所述SRAM單元的一無源部分上。
45.如權利要求41至44中任一項所述的SRAM單元，其中所述第一與第二層對應于不同的多晶硅層。
全文摘要
本發明闡述多種技術，該些技術在設計及制造用于半導體器件的各種邏輯元件中使用多重多晶硅層。根據本發明的一具體實施例，通過使用多重多晶硅層制造各種晶體管門極即可減小邏輯門單元尺寸及存儲器陣列單元尺寸。本發明的使用多重多晶硅層來形成邏輯元件的晶體管門極的技術會在精調諸如氧化物厚度、閾電壓、最大容許門極電壓等晶體管參數方面上提供額外的自由度。
文檔編號H01L29/66GK1689168SQ03815544
公開日2005年10月26日 申請日期2003年6月25日 優先權日2002年7月2日
發明者尼馬·莫赫萊希, 杰弗里·盧策 申請人:桑迪士克股份有限公司