專利名稱：化合物半導體疊層構造體、霍爾元件和霍爾元件的制造方法
技術領域：
本發明涉及化合物半導體疊層構造體和使用該構造體的化合物半導體霍爾元件，還有其制造方法。更詳細地，本發明涉及將InAs等作為活性層的疊層型化合物半導體的霍爾元件，本發明的目的是提供電子遷移率和薄膜電阻高，并且溫度特性優越的量子阱型化合物半導體疊層體和使用這種疊層體的高靈敏度/低電力消耗，并且溫度特性也優越的磁傳感器。
另外，本發明涉及使用霍爾元件的適用于便攜式設備的各種裝置。
背景技術：
一般，霍爾元件用于電動機的旋轉控制、位置檢測、磁場檢測，用于無刷電動機和非接觸開關、電流傳感器等的廣泛的領域中。
近年來，以便攜式電話和便攜式信息終端、筆記本型個人計算機為代表的便攜式設備的普及是異常顯著的，而且正在開展將霍爾元件組入到這些便攜式設備等中的應用。另外，在汽車等的技術領域中正在廣泛地使用霍爾元件。
例如，可以舉出將霍爾元件用作指示器件的情況。這是通過用磁傳感器檢測安裝在輸入部位的磁鐵的運動，讀取輸入方向和移動量的器件。具有這種構造的指示器件的特征是，對于輸入信息僅是方向的按鈕式指示器，能夠輸入方向和量這樣的更詳細的信息。
另外，也可以舉出作為用于安裝在便攜式設備上的蓋子的開閉開關的傳感器的用途。即，該傳感器是將磁鐵配置在本體側和蓋子的某一方，將霍爾元件配置在另一方，由磁鐵接近時或遠離時的磁場變化檢測開閉的傳感器。使用這種霍爾元件的開閉開關的特征是，與具有簧片開關等的接點的開閉開關比較，因為是非接觸式的所以壽命是半永久的。
進一步，為了用方位傳感器讀取地磁場也可以使用霍爾元件。
作為要求用于便攜式設備的霍爾元件的基本特性，首先可以舉出電力消耗低，靈敏度高而且溫度特性良好。電力消耗低成為電力量受到限制的便攜式設備中的最重要的特性。
關于靈敏度，因為靈敏度越高能夠測得越小的磁場變化，所以當選擇磁鐵和霍爾元件的配置方法使用的磁鐵種類時具有自由度。關于溫度特性，因為溫度特性越好，越能夠不在電路中加上校正溫度等的多余的機構而得到高精度，所以使電路設計變得簡單，成本下降。
在這種技術領域中，要求電力消耗低，靈敏度高而且溫度特性優越的傳感器，特別，在用于便攜式電話等的便攜式設備的情形中，電力消耗低是極其重要的。
一般，構成磁傳感器的霍爾元件的主要特性受到作為材料的半導體特性的左右。例如，因為靈敏度與半導體材料電子遷移率成正比，輸入電阻越大的元件，電力消耗越小，所以半導體材料的薄膜電阻越大，電力消耗越小。
在已有的霍爾元件中，作為電子遷移率大的化合物半導體，特別喜歡使用InAs、InSb、GaAs等。InAs、InSb、GaAs和它們的混晶半導體具有高的電子遷移率，作為高靈敏度的霍爾元件用的材料是合適的。將InSb和InAs作為材料構成的霍爾元件靈敏度好，但是作為其反面，也具有溫度特性和電力消耗特性差的缺點。另外，盡管通過在InAs中摻雜Si，可以改善霍爾元件的溫度特性是眾所周知的，但是不能夠滿足靈敏度特性和電力消耗特性的其它元件特性。還有，將GaAs作為材料構成的霍爾元件，溫度特性和電力消耗特性良好的反面，也具有元件靈敏度低的缺點。
無論哪種霍爾元件，都決不能說是容易地使用于便攜式設備的元件。為了使用霍爾元件還需要作出種種努力。
關于這種問題，在日本特許第3069545號專利公報中，記述了當由第1化合物半導體層、作為在其上形成的活性層的InAs層、和在該InAs層的上面形成的高電阻的第2化合物半導體層構成疊層體時，在InAs活性層中形成量子阱型的電勢，由于發現了它的量子效果使在活性層中傳導的電子的遷移率和薄膜電阻變大，可以形成溫度特性良好的疊層體的情形。
在日本特許第2793440號專利公報(特開平6-77556號專利公報)中，記述了通過在晶格常數接近的禁帶寬度大的AlGaAsSb層上形成InAs活性層，可以形成電子遷移率高，輸入電阻大，溫度特性也優越的霍爾元件的情形。
另外，在J.Vac.Sci.Technol.B16(1998)p2644中，通過在InAs上形成AlGaAsSb層，形成用禁帶寬度大的化合物半導體層夾入InAs活性層的構造，達到更高的電子遷移率。
另外，作為關于用AlGaAsSb層夾住InAs活性層的霍爾元件的器件構造的技術，例如，是日本特開平成9年公布的9-116207號專利公報。在那里，記載了通過全部除去磁敏單元以外的半導體薄膜，從金屬電極層上方用保護膜覆蓋該磁敏單元整體，提高可靠性的情形。另外，電極層既可以與InAs層接觸，也可以與上部AlGaAsSb層接觸。
但是，為了使采用這種化合物半導體疊層體構造的霍爾元件的靈敏度和電阻值進入規定的設計范圍內，要求化合物半導體材料本身的電子遷移率和薄膜電阻值再現性良好地進入一定的范圍內，但是因為控制這些物性值是困難的，所以存在著難以進行使用量子阱型化合物半導體疊層體的霍爾元件的工業生產的問題。
此外，在上述霍爾元件中，存在著不平衡電壓(Vu)和使輸入端子旋轉90°時的不平衡電壓(rVu)的絕對值不一致那樣的問題。在應用于電流傳感器等的線性霍爾IC中，通過加上旋轉90°得到的輸出電壓，抵消Vu，實現霍爾輸出對磁場的良好直線性。希望Vu和rVu的絕對值一致，實用上，Vu和rVu之差的絕對值在0.5mV以內(驅動電壓3V)。所以，要求改善上述Vu和rVu的不一致(以后表記為Vu+rVu偏差)。
還有，在上述霍爾元件中，還存在著沒有充分可靠性的問題。具體地說，在高溫高濕環境下不平衡電壓(Vu)的值變動很大，當將霍爾元件焊接在印刷電路基板等上時輸入電阻(Rin)和不平衡電壓(Vu)的值變動很大。
圖1是表示如日本特開平9-116207號專利公報中記述的霍爾元件構造的一個例子的圖。又，圖2是表示其制作順序的圖。圖中，標號1表示基片，2表示半導體薄膜，2a表示第1化合物半導體層，2b表示活性層，2c表示第2化合物半導體層，2d表示第3化合物半導體層，3表示金屬電極層，4表示保護層。
該霍爾元件是在用剝離法形成金屬電極層后，用保護層覆蓋整體，打開鍵合焊盤單元完成的。用剝離法形成金屬電極的理由是因為包含Sb的化合物半導體對酸·堿沒有足夠的耐性，在全面地形成金屬電極層后，通過用酸·堿進行刻蝕形成圖案是困難的。
但是，用剝離法形成的金屬電極層在其圖案的端部殘存著突起(刺)，成為在上部形成的保護層的覆蓋性極壞的原因。因此，當實施高溫高濕等的加速試驗時，腐蝕包含耐濕性不夠的Sb的化合物半導體，結果，不平衡電壓(Vu)發生很大的變動。
因為存在這些變動，所以已有的霍爾元件沒有實用性，要求在高溫高濕環境下和對于焊接，特性變動小，即可靠性高的霍爾元件。
本發明就是鑒于這些問題提出的，本發明的目的是通過提高量子阱型化合物半導體疊層體的物性控制的再現性，提供可以穩定供給高電子遷移率和高薄膜電阻，并且溫度特性優越的量子阱型化合物半導體的疊層體，因此，可以在工業上提供靈敏度高電力消耗低，并且溫度特性也優越的霍爾元件。
本發明的其它目的是提供在將InAs等作為活性層能夠實現高靈敏度的疊層型化合物半導體霍爾元件中，Vu+rVu偏差小的化合物半導體霍爾元件。
本發明的另一個其它目的是提供在將InAs等作為活性層能夠實現高靈敏度的疊層型化合物半導體霍爾元件中，可靠性高的化合物半導體霍爾元件及其制造方法。
本發明的另一個其它目的是提供適合于用于指示器件等的便攜式設備的各種裝置的磁傳感器。
發明內容
為了制作電力消耗小靈敏度高的霍爾元件，需要高電阻高遷移率的半導體薄膜。另外，為了是溫度特性良好的霍爾元件，在使用溫度范圍內在活性層上不是InSb那樣的帶隙窄小的半導體膜，需要選擇在霍爾元件的使用溫度范圍內具有所要的溫度特性的半導體。
一般地說靈敏度和溫度特性是相反的特性。所以，為了制作高電阻、高靈敏度并且溫度特性良好的霍爾元件，需要選擇溫度特性良好的那類半導體，盡可能在結晶性良好的狀態中形成薄的活性層。
至今的霍爾元件，因為是在基片上直接形成活性層，所以存在著基片和活性層中的結晶晶格間隔的失配很大，當使活性層變薄時結晶性惡化，遷移率變小那樣的問題。
為了同時具有高電阻特性和高遷移率特性，最好通過夾住活性層和晶格常數與該活性層接近的高電阻的緩沖層那樣的多層構造，緩和基片和活性層的晶格不匹配性。通過這種多層構造，能夠保持活性層的結晶性不變而使活性層變薄。
通過用這種多層構造的膜形成磁敏單元，能夠制作兼備至今沒有得到的高電阻、高靈敏度并且溫度特性良好的有利于便攜式設備的有效特性的理想的霍爾元件。通過將這種霍爾元件用于便攜式設備，能夠容易地設計便攜式設備。
本發明者們已經知道由于將配置在活性層的上下的禁帶寬度大的化合物半導體層和金屬電極層連接起來在活性層以外流過微弱的電流，該電流量和電流路徑在4個端子中的每一個端子上微妙地不同的原因，使Vu+rVu偏差變大。因此，發現用保護膜覆蓋化合物半導體層的全部面(表面和側面)，形成使金屬電極層不與化合物半導體層接觸只與活性層接觸那樣的元件構造，對于制作Vu+rVu偏差小的霍爾元件是有效的。
又，本發明者們已經知道由于在已有的元件構造中不能夠用保護膜，覆蓋性良好地完全覆蓋半導體薄膜，包含容易氧化的Sb的化合物半導體層被濕氣腐蝕而使特性變動增大，因此，發現用保護膜直接覆蓋化該合物半導體層的全部露出面即表面和側面，對于制作在高溫高濕環境下特性變動小的元件是有效的。
進一步，本發明者們已經知道在形成霍爾元件的過程中在O2灰化等的步驟中，因為在作為蓋子層的GaAsSb層表面上引起氧化等的損傷使蓋子層和保護層的界面狀態不穩定，所以在高溫(焊接等)中元件的特性變動變大，因此，發現通過將不包含Sb的InGaAs作為蓋子層，在形成半導體薄膜后，首先形成保護層將形成圖案的保護層作為掩模形成磁敏單元，能夠抑制半導體薄膜的最表面的損傷，而且對于制作使蓋子層和保護層的界面狀態穩定化，焊接耐熱性高的霍爾元件是有效的。
即，本發明的半導體疊層構造體是在基片上順次層疊第1化合物半導體層、活性層和第2化合物半導體層的化合物半導體的疊層構造體，上述各個第1和第2化合物半導體層是由Al、Ga、In、As和P這樣5種元素中的至少2種元素和Sb構成的化合物半導體層；上述活性層是具有由InxGa1-xAsySb1-y(0.8≤x≤1.0，0.8≤y≤1.0)標明的組成的化合物半導體；上述各個第1和第2化合物半導體層，與上述活性層比較，具有寬的帶隙和至少大于等于5倍的電阻值；將上述第1和第2化合物半導體層與上述活性層的晶格常數差共同設定在0.0～1.2％的范圍內；并且上述活性層具有比30nm厚比100nm薄的層厚。
在上述第2化合物半導體層上，層疊GaAs的第3化合物半導體層是令人滿意的。
構成上述活性層的化合物半導體，用InAs是令人滿意的。
上述第1和第2化合物半導體層的組成，用AlZGa1-ZAsYSb1-Y(0.0≤Z≤1.0，0.0≤Y≤0.3)是令人滿意的。
而且，能夠通過在這種化合物半導體疊層構造體的活性層中備有電極構成磁傳感器。
這種磁傳感器適合于便攜式設備。特別是適合用于便攜式電話。
本發明進一步具有由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層、在其上下配置具有比該活性層大的禁帶寬度的化合物半導體層的半導體薄膜、金屬電極層和保護層，上述金屬電極層只通過上述活性層與上述半導體薄膜接觸，用上述保護層直接覆蓋該接觸面以外的半導體薄膜的全部上面和側面。
上述化合物半導體層最好是包含Sb的化合物半導體層。
進一步，能夠在上述活性層上形成的化合物半導體層上具有由InX2Ga1-X2As(0≤X2≤1)構成的蓋子層。
另外，上述半導體薄膜形成在GaAs或Si的基片上，上述活性層是InAs，上述化合物半導體層最好是AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)。
進一步，備有具有在基片上形成的，將膜厚比30nm大比100nm小的InxGa1-xAsySb1-y(0≤x≤1，0≤y≤1)層作為活性層，用化合物半導體層夾住該活性層的多層構造的磁敏單元，輸入電阻R×靈敏度Vh最好大于等于20[Ω·V](輸入電壓1V，所加磁場50mT)。
而且，最好由Al、Ga、In、As和P這樣5種元素中的至少2種元素和Sb構成上述活性層的上下部分。
這種霍爾元件適合于指示器件、便攜式電話的蓋子開閉檢測開關、地磁場傳感器。
本發明的化合物半導體霍爾元件的制造方法具有在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層的上下，形成配置了具有比該活性層大的禁帶寬度的化合物半導體層的半導體薄膜的步驟；刻蝕形成金屬電極層的區域的上部的化合物半導體層露出上述活性層的步驟；和接著為了全部覆蓋露出上述活性層的半導體薄膜而形成保護層的步驟。
進一步，最好具有用形成圖案的上述保護層作為掩模刻蝕上述半導體薄膜的磁敏單元和電極接觸單元以外部分的刻蝕步驟、和用第2保護層覆蓋在上述刻蝕步驟中露出的基片、半導體薄膜的側面和上述保護層的步驟。
又，本發明的化合物半導體霍爾元件的其它制造方法具有在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層的上下，形成配置了包含具有比該活性層大的禁帶寬度的Sb的化合物半導體層的半導體薄膜的步驟、在上述半導體薄膜的形成步驟后，形成第1保護層的步驟、用形成圖案的該第1保護層作為掩模通過刻蝕除去半導體薄膜的磁敏單元和電極接觸單元以外部分的刻蝕步驟、和用第2保護層覆蓋在刻蝕步驟中露出的基片、半導體薄膜和第1保護層的步驟。
進一步，本發明的化合物半導體霍爾元件的其它制造方法具有在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層的上下，形成配置了包含具有比該活性層大的禁帶寬度的Sb的化合物半導體層的半導體薄膜的步驟、形成第1保護層的步驟、用形成圖案的該第1保護層作為掩模通過刻蝕除去半導體薄膜的磁敏單元和電極接觸單元以外部分的步驟、用刻蝕步驟除去包含第1保護層、蓋子層的上部化合物半導體層，露出與上述金屬電極層接觸的上述活性層的步驟、和用第2保護層覆蓋在刻蝕步驟中露出的基片、半導體薄膜和第1保護層的步驟。
進一步，本發明的化合物半導體霍爾元件的其它制造方法具有在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層的上下，形成配置了包含具有比該活性層大的禁帶寬度的Sb的化合物半導體層的半導體薄膜的步驟、形成第1保護層的步驟、用形成圖案的該第1保護層作為掩模通過刻蝕除去半導體薄膜的磁敏單元和電極接觸單元以外部分的步驟、用第2保護層覆蓋在刻蝕步驟中露出的基片、半導體薄膜和第1保護層的步驟、用刻蝕步驟除去包含第2保護層、第1保護層、蓋子層的上部化合物半導體層，露出與上述金屬層接觸的上述活性層的步驟、和用第3保護層覆蓋在刻蝕步驟中露出的半導體薄膜和第2保護層的步驟。
在這些化合物半導體霍爾元件的制造方法中，最好上述第1保護層是SiO2，上述第2保護層是Si3N4。
又，最好在GaAs或Si的基片上形成上述半導體薄膜，上述活性層是InAs，上述化合物半導體層是AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)。
圖1是具有已有構造的化合物半導體霍爾元件的截面圖。
圖2是表示制作圖1的化合物半導體霍爾元件的步驟圖的一個例子的圖。
圖3是說明本發明的化合物半導體疊層構造體的構成例的圖。
圖4是用于說明本發明的磁傳感器的構成例的圖。
圖5是用于說明化合物半導體霍爾元件的其它實施方式的截面構造圖。
圖6是表示制作圖4的化合物半導體霍爾元件的步驟圖的一個例子的圖。
圖7是表示制作圖8的化合物半導體霍爾元件的步驟圖的一個例子的圖。
圖8是用于說明本發明中的化合物半導體霍爾元件的另一個其它實施方式的截面圖。
圖9是表示制作圖10的化合物半導體霍爾元件的步驟圖的一個例子的圖。
圖10是用于說明化合物半導體霍爾元件的另一個其它實施方式的截面圖。
圖11是表示制作圖13的化合物半導體霍爾元件的步驟圖的一個例子的圖。
圖12是表示制作圖14的化合物半導體霍爾元件的步驟圖的一個例子的圖。
圖13是用于說明化合物半導體霍爾元件的另一個其它實施方式的截面圖。
圖14是用于說明化合物半導體霍爾元件的另一個其它實施方式的截面圖。
圖15是表示在磁敏單元中持有InAs多層構造的霍爾元件和在磁敏單元中持有單層InSb、InAs、GaAs的霍爾元件的電阻溫度特性的圖。
圖16是表示在磁敏單元中持有溫度特性良好的InAs、GaAs和InAs多層構造的霍爾元件的輸入電阻R和靈敏度Vh的特性的圖。
圖17是用于說明實施例1和比較例1所示的化合物半導體疊層構造體的電子遷移率與晶格常數差的關系的圖。
圖18是用于說明實施例1和比較例1所示的化合物半導體疊層構造體的薄膜電阻與晶格常數差的關系的圖。
圖19A、圖19B是表示rVu+Vu偏差的直方圖的圖，圖19A表示本發明中的霍爾元件，圖19B表示具有已有構造的霍爾元件的情形。
圖20是表示制作圖5的化合物半導體霍爾元件的步驟圖的一個例子的圖。
圖21是使用霍爾元件的簡單的指示器件的模式圖。
圖22是表示根據鐵氧體磁鐵的位置測定2個霍爾元件的輸出差的結果的圖。
圖23是表示使用霍爾元件的適用于便攜式設備的開閉開關的一個例子的圖。
圖24是表示使用霍爾元件的適用于便攜式設備的地磁場傳感器的一個例子的圖。
具體實施例方式
下面，我們參照
本發明的實施方式。
圖3是用于說明本發明的化合物半導體疊層構造體的構成例的圖，圖中，標號11表示基片，12表示第1化合物半導體層，13表示由化合物半導體構成的活性層，14表示第2化合物半導體層，這些化合物薄膜12～14順次疊層在基片11上。此外，為了防止由第2化合物半導體層14表面的氧化引起的惡化等，需要時也可以形成在第2化合物半導體層14上備有第3化合物半導體層的構成。
這里，第1化合物半導體層12和第2化合物半導體層14都是由3種以上的元素構成的多元素系化合物半導體層，具體地說，包含Sb作為構成元素，并且是由從Al、Ga、In、As和P這一組中所選出的2種以上的元素構成的高電阻的化合物半導體層，特別希望是，由AlZGa1-ZAsYSb1-Y表記的組成的化合物半導體。又，希望其組成比是0.0≤Z≤1.0、0.0≤Y≤0.3，較希望是0.4≤Z≤1.0、0.0≤Y≤0.15，更希望是0.45≤Z≤1.0、0.0≤Y≤0.12。
第1化合物半導體層12的厚度通常為150nm～1μm，最好在300nm～700nm的范圍內。當考慮實際的元件化過程時，第1化合物半導體層12的厚度薄時容易加工，在工業上具有很大的優點。另外，第2化合物半導體層14的厚度通常為5nm～100nm，最好在30nm～70nm的范圍內。
這些第1和第2化合物半導體層12、14的電阻值相對于活性層13的電阻值至少是大于等于5倍，希望是大于等于100倍，更希望是大于等于1000倍的電阻值。又，這些層12、14的帶隙需要比活性層13的帶隙寬，通常，大于等于活性層13的帶隙的數倍。
作為構成活性層13的化合物半導體層，InxGa1-xAsySb1-y(0.8≤x≤1.0，0.8≤y≤1.0)和InAs是很好的例子，用InxGa1-xAsySb1-y時的組成最好為0.88≤x≤1.0，并且0.82≤y≤1.0，更好為0.9≤x≤1.0，并且0.9≤y≤1.0。
另外，將活性層13的厚度設定得比30nm厚比100nm薄的層厚，最好大于等于35nm、小于等于90nm，更希望是大于等于40nm小于等于70nm。這是因為，當活性層13的厚度變薄時，第1和第2化合物半導體層12、14的Sb組成變動引起電子遷移率和薄膜電阻的變動增大，難以在工業上進行制造，另一方面，當活性層13的厚度變得過厚時，電子遷移率自身降低，并且第1和第2化合物半導體層12、14的Sb組成變動引起電子遷移率和薄膜電阻的變動增大，難以在工業上進行制造。
將第1和第2化合物半導體層12、14的晶格常數設定在對于活性層13的晶格常數的晶格常數差為0.0～1.2％的范圍內，希望是0.1～1.0％，更希望是0.2～0.9％的范圍內。這里，因為這些化合物半導體結晶的各自的晶格常數根據所謂的“費伽定律”左右于構成層的元素組成，所以為了使相互的晶格常數差成為最佳而決定各個層的組成。此外，第1和第2化合物半導體層12、14的晶格常數對于活性層13的晶格常數過大或過小時，由于第1和第2化合物半導體層12、14內的Sb組成變動，使電子遷移率等的特性發生很大變動。
在第2化合物半導體層14上備有第3化合物半導體層的構成的情形中，作為該材料，最好是GaAs和GaAsSb等。特別是，在使用GaAs的情況下，當使本發明的化合物半導體疊層構造體元件化時，存在著使元件特性的偏差變小的傾向。這時的GaAs層的厚度通常為0.5nm～50nm，希望是3nm～30nm，更希望是6nm～15nm。
這里，對于基片11沒有特別的限制，但是要考慮在其上層疊的化合物半導體12的晶格常數等加以選擇，例如，GaAs、GaP、InP、InSb等的化合物半導體晶片和Si晶片等都是令人滿意的例子。又，作為使結晶成長的面方位，(100)、(111)、(110)等是令人滿意的。
在圖3所示的構成的化合物半導體疊層構造體中，能夠穩定地得到稱為電子遷移率和薄膜電阻的電特性。這是因為，在這種構成的化合物半導體疊層構造體中，如上所述，因為各層的層厚和晶格常數(即組成)具有相互最佳化的關系，所以即便當第1和第2化合物半導體層中必須包含的Sb的組成發生變動時，也不會使電特性急劇地變化。
即，如果根據本發明人的研究，在已有的量子阱型化合物半導體疊層構造體中，難以得到再現性高的電子遷移率和薄膜電阻的原因是因為難以控制第1和第2化合物半導體層中必須包含的Sb，所以產生的Sb組成變動使電子遷移率等的特性急劇地變化，為了得到穩定的特性，必須采用能夠減少Sb組成變動對電特性的影響的構造。
又，在日本特許第3069545號專利公報和日本特許第2793440號專利公報中，為了形成具有量子效應的霍爾傳感器，最好使InAs等的傳感器層的厚度小于等于20nm，但是本發明人，發現通過將傳感器層(活性層)的厚度設計得比20nm厚，還有將第1和第2化合物半導體層的晶格常數設定在活性層的晶格常數的0.0～1.2％的范圍內，能夠抑制由化合物半導體層的Sb組成變動產生的電子遷移率和薄膜電阻的變動，從而構成本發明的化合物半導體疊層構造體。
在圖3所示構成的化合物半導體疊層構造體中，根據下列理由考慮要使活性層13的厚度以及第1和第2化合物半導體層12、14與活性層13的晶格常數差(晶格不匹配度)分別具有最佳值。
即，對于化合物半導體層，我們已經在實驗中確認存在著層中的Sb組成大，結晶性變得良好的傾向，但是當層中的Sb組成增大時，與構成活性層13的結晶之間的晶格不匹配度也增大。這時，當活性層13的層厚薄時，不受1％晶格不匹配度的影響，伴隨著化合物半導體層中的Sb組成的上升，活性層13的電子遷移率也增大，其結果，薄膜電阻也變小，特性的偏差增大。
另一方面，當活性層13的層厚厚時，即便晶格不匹配度為1％也受到影響，隨著化合物半導體層中的Sb組成增大在結晶上加上應力，電子遷移率下降，其結果，活性層13中的電子遷移率與化合物半導體層中的Sb組成無關大致一定，薄膜電阻也進入一定的范圍內。另外，當活性層13的層厚在20nm以下極薄時，因為Sb組成變動和膜厚變動等的影響顯著地顯現，所以不能夠得到再現性高的電特性。
此外，在日本特許第3069545號專利公報和日本特許第2793440號專利公報中記載著為了得到量子效應，最好使第1化合物半導體層12的厚度為1μm，但是我們認為在本發明中因為將活性層13的層厚設定得很厚，所以第1化合物半導體層12不需要是這樣厚的層。
如果使用上述構成的本發明的化合物半導體疊層構造體構成磁傳感器，則可以穩定地再現性良好地制作高靈敏度·高輸入電阻，并且溫度特性良好的磁傳感器。又，這種磁傳感器，因為與已有構成的磁傳感器比較消耗電力低，所以適用于便攜式電話等便攜式設備。
圖4是用于說明用圖3所示構成的化合物半導體疊層構造體構成的本發明的磁傳感器的構成例的圖，圖中，標號21表示基片，22表示第1化合物半導體層，23表示由化合物半導體構成的活性層，24表示第2化合物半導體層，25表示第3化合物半導體層。這些22～25所示的化合物半導體層的組成和膜厚等的參數與用圖3說明的上述內容相同。此外，將由22到25構成的疊層體稱為“半導體薄膜”。進而，26表示金屬電極層，27表示保護層。
金屬電極層26通常是歐姆電極，對傳感器層(活性層23)最好進行歐姆接觸，其材質既可以是AuGe/Ni/Au等眾所周知的多層電極，也可以是單層的金屬。例如，如果活性層是InAs則經常使用Ti/Au等，如果活性層是GaAs則經常使用AuGe/Ni/Au等。另外，作為構成保護層27的材料，SiN、SiO2等是令人滿意的，它們既可以是單層也可以是多層。
此外，在本發明的磁傳感器中包含霍爾元件和磁阻元件等。
其次，我們用改善不平衡電壓的觀點說明本發明。
在圖4中，第1化合物半導體層22和第2化合物半導體層24的禁帶寬度比活性層23大。金屬電極層26通過保護層與第1化合物半導體層22、第2化合物半導體層24和第3化合物半導體層25電隔離，半導體薄膜只與活性層23接觸。因此，在活性層23中能夠流過穩定的電流。在已有的霍爾元件中，金屬電極層26除了活性層23以外，還與第1化合物半導體層22、第2化合物半導體層24和第3化合物半導體層25接觸。這一點是本發明和已有技術的不同點。
即，在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層23的上下，配置具有比該活性層23大的禁帶寬度的化合物半導體層22、24、25的半導體薄膜22～25、金屬電極層26和保護層27構成的霍爾元件中，金屬電極層26只通過活性層23與半導體薄膜22～25接觸，用保護層27直接覆蓋該接觸面以外的半導體薄膜22～25的全部上面和側面。
另外，因為用保護層27直接覆蓋第1化合物半導體層22、第2化合物半導體層24和第3化合物半導體層25的全部上面和側面，所以不會使這些化合物半導體層曝露在大氣的水分中。
可以用具有高電子遷移率的化合物半導體作為活性層23的材料。作為本發明的活性層，如果是由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)表示的化合物半導體層則沒有特別的限定，但是當綜合地判斷元件靈敏度、元件電力消耗和溫度特性時，InAs是令人滿意的。
另外，為了得到所要的元件電阻，需要時也可以在活性層中摻雜Si、Sn等。第1化合物半導體層22和第2化合物半導體層24，如果具有比活性層23大的禁帶寬度則沒有特別的限定，另外各自也可以使用不同的材料。
在用化合物半導體層夾入活性層的構造中實現高電子遷移率是因為將電子封閉在活性層內使電子二維地運動。導帶上端的差越大越能夠高效率地封閉電子，取活性層和化合物半導體層的禁帶寬度之差大的組合，作為本發明的霍爾元件是合適的。
具體地說，禁帶寬度之差最好在0.3eV以上，更好在0.7eV以上。為了得到足夠的禁帶寬度之差，用InAs(禁帶寬度0.36eV)作為活性層是合適的，作為這時的化合物半導體層的材料，AlGaAsSb是合適的。如表1所示，AlGaAsSb根據其組成比具有很大范圍的禁帶寬度(0.72eV～2.13eV)，當考慮到與InAs的晶格匹配性時，作為化合物半導體層的材料AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)是令人滿意的。
該組成范圍的AlGaAsSb，作為基片材料其晶格常數與一般的GaAs和Si很大不同，但是在該基片上形成和在初始階段進行晶格緩和后，由AlGaAsSb特有的晶格常數形成高品質的薄膜是眾所周知的，作為第1化合物半導體層材料是合適的。
又，在GaAs或Si基片上形成半導體薄膜，活性層為InAs，化合物半導體層為AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)是令人滿意的。
AlGaAsSb，因為與GaAs系比較容易氧化，若在形成金屬電極層的界面上殘存氧的話難以控制界面，所以電流路徑不穩定。從而，在具有AlGaAsSb層的霍爾元件中，本發明的效果變得特別大。另外，為了減輕表面氧化，在作為第2化合物半導體層的AlGaAsSb層上，形成作為第3化合物半導體層的GaAsSb層等。
圖5是用于說明化合物半導體霍爾元件的其它實施方式的截面構造圖。圖中，標號31表示基片，32表示第1化合物半導體層，33表示活性層，34表示第2化合物半導體層，35表示第3化合物半導體層，36表示金屬電極層，37表示保護層，第1化合物半導體層32和第2化合物半導體層34的禁帶寬度比活性層33大。與本發明中的第3化合物半導體層35是InGaAs相對，已有的霍爾元件中的第3化合物半導體層是GaAsSb，這一點是本發明和已有技術的不同點。
即，本發明的特征是在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層33的上下，配置了由包含具有比該活性層33大的禁帶寬度的Sb的化合物半導體層32、34和作為蓋子層的化合物半導體層35的半導體薄膜32～35、金屬電極層36和保護層37構成的霍爾元件中，在化合物半導體層34上具備由InX2Ga1-X2As(0≤X2≤1)構成蓋子的作為層進行工作的第3化合物半導體層35。
在作為活性層32使用InAs，作為第1化合物半導體層32和第2化合物半導體層33使用AlGaAsSb的霍爾元件中，為了防止表面氧化形成作為蓋子層的第3化合物半導體層35。用難以氧化的化合物半導體作為第3化合物半導體層35的材料。作為蓋子層，如果是由InX2Ga1-X2As(0≤X2≤1)表示的化合物半導體層，則沒有特別的限定，但是因為要難以氧化，又禁帶寬度大和高電阻，所以GaAs是令人滿意的。
圖6是表示本發明的化合物半導體霍爾元件的制造方法的步驟圖。根據該制造方法能夠制作圖4所示的霍爾元件。關于具體的制造步驟將在后面述說。作為實現金屬電極層26只與半導體薄膜22～25的活性層23接觸，用保護層27直接覆蓋該接觸面以外的半導體薄膜的全部上面和側面的元件構造的方法，如果通過刻蝕露出與金屬電極層26接觸的活性層23，在形成金屬電極層26前用保護層27覆蓋，則沒有特別的限定，但是為了在以后的步驟中不使通過刻蝕露出的化合物半導體的側面受到損傷，最好在刻蝕步驟后立即用保護層27覆蓋。
另外，為了減輕由半導體薄膜表面的加工引起的損傷，最好是如圖7所示的步驟圖(圖8表示制作的霍爾元件的截面圖)所示(此外，關于具體的制造步驟將在后面述說)，在形成半導體薄膜后，首先進行上述的刻蝕步驟，其次用第1保護層47進行覆蓋，將該第1保護層47用作用于形成磁敏單元的掩模，在形成磁敏單元后，用第2保護層48進行覆蓋。此外，圖中，標號41表示基片，42表示第1化合物半導體層，43表示活性層，44表示第2化合物半導體層，45表示第3化合物半導體層，46表示金屬電極層。
為了提高霍爾元件的焊接耐熱性，作為與上述的InGaAs蓋子層(第3化合物半導體層)不同的方法，是圖9所示的制造方法。此外，關于具體的制造步驟將在后面述說。
圖10是通過圖9所示的制造方法制作的霍爾元件的截面構造圖。圖中，標號51表示基片，52～55表示半導體薄膜，52表示第1化合物半導體層，53表示活性層，54表示第2化合物半導體層，55表示第3化合物半導體層，56表示金屬電極層，57表示第1保護層，58表示第2保護層。
其特征是為了使半導體薄膜的表面，在涂敷抗蝕劑，氧灰化等的處理中完全不曝露，而在形成半導體薄膜后，首先最初形成第1保護層57。
如果根據該制造方法，則即便在第3化合物半導體層55是GaAsSb的情形中，也能夠確保充分高的焊接耐熱性，但是通過與InGaAs蓋子層的組合能夠進一步實現高的可靠性。
圖11和圖12是表示該具體制作方法的步驟圖。此外，關于具體的制造步驟將在后面述說。由這些制作方法制作的霍爾元件的截面構造圖分別如圖13和圖14所示。圖中，標號61、71表示基片，62、72表示第1化合物半導體層，63、73表示活性層，64、74表示第2化合物半導體層，65、75表示第3化合物半導體層，66、76表示金屬電極層，67、77表示第1保護層，68、78表示第2保護層，79表示第3保護層。
即，在圖10中，在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層53的上下，形成配置了包含具有比該活性層53大的禁帶寬度的Sb的化合物半導體層52、54和作為蓋子層的化合物半導體層55的半導體薄膜。在形成半導體薄膜后，首先形成第1保護層57，使用形成圖案的該第1保護層57作為掩模通過刻蝕除去半導體薄膜的磁敏單元和電極接觸單元以外的部分。其次，用第2保護層58覆蓋在刻蝕步驟中露出的基片51、半導體薄膜和第1保護層57。接著，使第2保護層58形成圖案，形成金屬電極層56。
另外，在圖13中，在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層63的上下，形成配置了包含具有比該活性層63大的禁帶寬度的Sb的化合物半導體層62、64和作為蓋子層的化合物半導體層65的半導體薄膜。在形成半導體薄膜后，首先形成第1保護層67，用形成圖案的該第1保護層67作為掩模通過刻蝕除去半導體薄膜的磁敏單元和電極接觸單元以外的部分。通過刻蝕步驟除去包含第1保護層67和蓋子層的上部化合物半導體層64、65，在露出與金屬電極層66接觸的活性層63后，用第2保護層68覆蓋在刻蝕步驟中露出的基片61、半導體薄膜和第1保護層67。接著，使第2保護層68形成圖案，形成金屬電極層66。
進而，在圖14中，在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層73的上下，形成配置了包含具有比該活性層63大的禁帶寬度的Sb的化合物半導體層72、74和作為蓋子層的化合物半導體層75的半導體薄膜。在形成半導體薄膜后，首先形成第1保護層77，用形成圖案的該第1保護層77作為掩模通過刻蝕除去半導體薄膜的磁敏單元和電極接觸單元以外的部分。用第2保護層78覆蓋在刻蝕步驟中露出的基片71、半導體薄膜和第1保護層77。通過刻蝕步驟除去包含第2保護層78、第1保護層77和蓋子層的上部化合物半導體層74、75，在露出與金屬電極層76接觸的活性層73后，用第3保護層79覆蓋在刻蝕步驟中露出的半導體薄膜和第2保護層78。接著，使第3保護層79形成圖案，形成金屬電極層76。
作為保護層材料，沒有特別的限定，但是當用離子刻蝕法等物理刻蝕實施磁敏單元形成步驟時，因為第1保護層也被刻蝕，所以需要充分地厚，即便厚也最好用難以剝離的SiO2，另外作為第2保護層從耐濕性這點出發最好用Si3N4。
作為露出活性層表面的方法，沒有特別的限定，但是當使用不刻蝕InAs等的活性層而刻蝕包含Sb的化合物半導體層的刻蝕液進行選擇刻蝕時，在InAs表面停止刻蝕容易控制過程。在用離子刻蝕法等物理刻蝕至少除去蓋子層后，能夠用上述選擇刻蝕露出活性層表面。在該選擇刻蝕后再次對活性層表面部分進行刻蝕，具有進一步減少在高溫高濕試驗和焊接耐熱試驗中的不平衡電壓變動的效果。作為這種刻蝕方法，沒有特別的限定。另外，作為刻蝕量，沒有特別的限定，但是最好小于等于活性層厚度的二分之一。
圖15是表示在磁敏單元中持有InAs多層構造的霍爾元件和在磁敏單元中持有單層InSb、InAs、GaAs的霍爾元件的電阻溫度特性的圖。
與InSb的電阻溫度變化非常大而呈指數地變化相對應，InAs多層膜、單層InAs、GaAs的霍爾元件變化小并且是直線型的。溫度變化不僅小并且是直線地變化，具有當需要更高精度而在設計電路時加上溫度校正時，容易進行校正的優點。
圖16是表示在磁敏單元中持有溫度特性良好的InAs、GaAs和上述InAs多層構造的霍爾元件的輸入電阻R和靈敏度Vh的特性的圖。
輸入電阻R×靈敏度Vh的值越大，表示霍爾元件具有越高的電阻和越高的靈敏度，表示適用于便攜式設備。與單層InAs和GaAs的霍爾元件比較，示出了由上述InAs多層構造構成的霍爾元件具有大于等于4倍的值。
如果輸入電阻R×靈敏度Vh大于等于20[Ω·V](1V·50mT)，則可以說適用于便攜式設備，但是最好大于等于30[Ω·V](1V·50mT)，更好大于等于35[Ω·V](1V·50mT)。
活性層的厚度，如果比30nm厚比100nm薄，則沒有特別的限定，但是最好比35nm厚比100nm薄，更好比大于等于40nm厚比70nm薄。
對基片沒有特別的限定，使用了GaAs。另外，夾著活性層的緩沖層由Al、Ga、In、As和P這樣5種元素中的至少2種元素和Sb構成。選擇在活性層中取得靈敏度和溫度特性的平衡的InAs，作為在其上下形成的半導體薄膜選擇晶格常數與InAs接近的AlGaAsSb，用分子束外延法(MBE法)在基片上以AlGaAsSb、InAs、AlGaAsSb的順序形成薄膜。根據情況，也可以設置為了防止最表面氧化等為目的的GaAs等的保護層。
即，適用于便攜式設備的霍爾元件由基片、活性層、緩沖層和保護層構成，備有在基片上形成膜厚比30nm大比100nm小的InxGa1-xAsySb1-y(0≤x≤1，0≤y≤1)層作為活性層，具有用作為化合物半導體的緩沖層夾著活性層的多層構造的磁敏單元。
這是因為當活性層的厚度變薄和緩沖層的Sb組成變動引起的電子遷移率和薄膜電阻的變動變大時難以在工業上進行制造，另一方面，當活性層過厚時，電子遷移率自身降低，并且由緩沖層的Sb組成變動引起的電子遷移率和薄膜電阻的變動變大時，難以在工業上進行制造。
由多層構造構成的霍爾元件，因為能夠通過改變各膜的組成控制特性，所以也具有可以根據用途設計最佳元件的優點。
這樣，由多層構造構成的霍爾元件是電阻和靈敏度，溫度特性這樣的基本特性都很優越的霍爾元件，能夠非常有效地用于便攜式設備中。如果將這種霍爾元件用于便攜式設備用的器件中，則能夠抑制器件的電力消耗，另外因為靈敏度高增加了設計的自由度，并且能夠降低器件的成本。
用分子束外延(MBE)法，在直徑為2英寸的GaAs基片上順次地形成600nm的Al0.55Ga0.45AsSb薄膜作為第1化合物半導體層、50nm的InAs薄膜作為活性層、60nm的Al0.55Ga0.45AsSb薄膜作為第2化合物半導體層、和6nm的GaAsSb薄膜作為第3化合物半導體層。
以根據使用Ge(220)單結晶的4結晶法的高分辨率X射線衍射法求得的精密的晶格常數為基礎從“費伽定律”算出Sb的組成，用范德鮑(van der Pauw)法測定霍爾效應對電子遷移率等的電特性進行評價。
表2表示這樣所求得的晶格常數差、電子遷移率和薄膜電阻與Sb的每個組成的關系。
平均值 21281 387偏差(±％) 9 31如從表2可以看到的那樣，即便使第2和第2化合物半導體層中的Sb組成(Sbx＝Sb/(Sb+As))從0.885變化到1.000，電特性也是穩定的，能夠確認Sb組成變動對電特性的影響很小。即，在Sbx＝0.885～1.00的廣大范圍內，電子遷移率處于平均值±9％的范圍內，薄膜電阻也處于平均值±31％的范圍內。
現在市售的霍爾元件的說明書是各種各樣的，但是例如，關于電阻約為中心值±40％，關于靈敏度約為中心值±45％，本實施例的疊層構造體，與靈敏度成正比的電子遷移率、與電阻成正比的薄膜電阻中的任何一方都在該范圍內，并能夠判斷這些值的偏差很小。
此外，在通常的工業制造中，在Sbx約為中心值±0.04的范圍內可以運轉。從Sbx＝0.902～0.983的范圍來看，電子遷移率處于平均值±8％的范圍內，薄膜電阻也處于平均值±20％的范圍內，能夠確認到在工業上可以高成品率地生產化合物半導體疊層構造體。
用分子束外延(MBE)法，在直徑為2英寸的GaAs基片上順次地形成600nm的Al0.55Ga0.45AsSb薄膜作為第1化合物半導體層、15nm的InAs薄膜作為活性層、60nm的Al0.55Ga0.45AsSb薄膜作為第2化合物半導體層、和6nm的GaAsSb薄膜作為第3化合物半導體層。
以根據使用Ge(220)單結晶的4結晶法的高分辨率X射線衍射法求得的精密的晶格常數為基礎從“費伽定律”算出Sb的組成，用范德鮑(van der Pauw)法測定霍爾效應對電子遷移率等的電特性進行評價。
表3表示這樣所求得的晶格常數差、電子遷移率和薄膜電阻與Sb的每個組成的關系。
平均值 22406 555偏差(±％) 32 82隨著第1和第2化合物半導體層中的Sbx的變化，電特性發生很大的變動，從Sbx＝0.890～1.00的范圍來看，電子遷移率處于平均值±32％的范圍內，薄膜電阻處于平均值±82％的范圍內，與市售的霍爾元件的說明書有很大的不同。
在通常的工業制造中，在Sbx約為中心值±0.04的范圍內可以運轉。但是，能夠確認甚至在Sbx＝0.890～0.967的范圍內，電子遷移率也處于平均值±18％的范圍內，薄膜電阻也處于平均值±63％的范圍內，要進行工業生是困難的。
圖17和圖18是與實施例1的評價結果一起表示電子遷移率和薄膜電阻與晶格常數差的關系的評價結果的圖，圖17表示電子遷移率與晶格常數差的關系。圖18表示薄膜電阻與晶格常數差的關系。
如從這些圖可以看到的那樣，在實施例1中對于Sbx的變化，兩特性的變化小的一方，在比較例1中顯著地變大。另外，當將在實施例1中得到的薄膜電阻與在日本特許第3069545號專利公報和日本特許第2793440號專利公報中記載的最高值(280Ω，21000cm2/Vs)比較時，在Sbx＝0.918～0.983的廣大范圍內，存在同等或在此以上的電子遷移率，并且薄膜電阻約大16％～70％，能夠確認是低電力消耗，適用于便攜式電話等的便攜式設備。
用分子束外延(MBE)法，在直徑為2英寸的GaAs基片上順次地形成600nm的Al0.55Ga0.45AsSb薄膜作為第1化合物半導體層、70nm的InAs薄膜作為活性層、60nm的Al0.55Ga0.45AsSb薄膜作為第2化合物半導體層、和6nm的GaAsSb薄膜作為第3化合物半導體層。
以根據使用Ge(220)單結晶的4結晶法的高分辨率X射線衍射法求得的精密的晶格常數為基礎從“費伽定律”算出Sb的組成，用范德鮑(van der Pauw)法測定霍爾效應對電子遷移率等的電特性進行評價。
表4表示這樣所求得的晶格常數差、電子遷移率和薄膜電阻與Sb的每個組成的關系。
平均值 19212 395偏差(±％) 1128如表4所示，可以確認到即便Sbx變化，特性變化也很小。在Sbx＝0.886～0.999的寬廣范圍內，電子遷移率處于平均值±11％的范圍內，薄膜電阻也處于平均值±28％的范圍內。在市售的霍爾元件的說明書中，電阻約為中心值±40％，靈敏度約為中心值±45％，與靈敏度成正比的電子遷移率、和與電阻成正比的薄膜電阻中的任何一方都在該范圍內，能夠判斷這些值的偏差很小。
此外，從Sbx＝0.901～0.980的范圍來看，電子遷移率處于小于等于平均值±9％的范圍內，薄膜電阻也處于平均值±20％的范圍內，能夠確認到在工業上可以高成品率地生產化合物半導體疊層構造體。
用分子束外延(MBE)法，在直徑為2英寸的GaAs基片上順次地形成600nm的Al0.55Ga0.45AsSb薄膜作為第1化合物半導體層、35nm的InAs薄膜作為活性層、60nm的Al0.55Ga0.45AsSb薄膜作為第2化合物半導體層、和6nm的GaAsSb薄膜作為第3化合物半導體層。
以根據使用Ge(220)單結晶的4結晶法的高分辨率X射線衍射法求得的精密的晶格常數為基礎從“費伽定律”算出Sb的組成，用范德鮑(van der Pauw)法測定霍爾效應對電子遷移率等的電特性進行評價。
表5表示這樣所求得的晶格常數差、電子遷移率和薄膜電阻與Sb的每個組成的關系。
平均值 23223 473偏差(±％) 1448如表5所示，可以確認到即便Sbx變化，特性變化也很小。在Sbx＝0.892～1.00的寬廣范圍內，電子遷移率處于平均值±14％的范圍內，薄膜電阻也處于平均值±48％的范圍內。在市售的霍爾元件的說明書中，電阻約為中心值±40％，靈敏度約為中心值±45％。本實施例的疊層構造體，與靈敏度成正比的電子遷移率在說明書的范圍內，但是與電阻成正比的薄膜電阻稍微超出說明書的范圍。
從Sbx＝0.904～0.980的范圍來看，電子遷移率處于平均值±10％的范圍內，薄膜電阻也處于平均值±36％的范圍內，所以在市售的霍爾元件的說明書的范圍內，能夠確認可以進行工業生產。
用分子束外延(MBE)法，在直徑為2英寸的GaAs基片上順次地形成600nm的Al0.45Ga0.55AsSb薄膜作為第1化合物半導體層、50nm的InAs薄膜作為活性層、60nm的Al0.45Ga0.55AsSb薄膜作為第2化合物半導體層、和6nm的GaAsSb薄膜作為第3化合物半導體層。
以根據使用Ge(220)單結晶的4結晶法的高分辨率X射線衍射法求得的精密的晶格常數為基礎從“費伽定律”算出Sb的組成，用范德鮑(van der Pauw)法測定霍爾效應對電子遷移率等的電特性進行評價。
表6表示這樣求得的晶格常數差、電子遷移率和薄膜電阻與Sb的每個組成的關系。
平均值 21298 316偏差(±％) 9 30如從表6可以看到的那樣，即便Sbx變化，特性變化也很小，在Sbx＝0.888～1.00的寬廣范圍內，電子遷移率處于平均值±9％的范圍內，薄膜電阻也處于平均值±30％的范圍內。在市售的霍爾元件的說明書中，電阻約為中心值±40％，靈敏度約為中心值±45％，與靈敏度成正比的電子遷移率和與電阻成正比的薄膜電阻中的任何一方都在該范圍內，能夠判斷這些值的偏差很小。
從Sbx＝0.897～0.984的范圍來看，電子遷移率處于平均值±8％以下的范圍內，薄膜電阻也處于平均值±22％的范圍內，能夠確認到在工業上可以高成品率地生產化合物半導體疊層構造體。
用分子束外延(MBE)法，在直徑為2英寸的GaAs基片上順次地形成600nm的Al0.65Ga0.35AsSb薄膜作為第1化合物半導體層、50nm的InAs薄膜作為活性層、60nm的Al0.65Ga0.35AsSb薄膜作為第2化合物半導體層、和6nm的GaAsSb薄膜作為第3化合物半導體層。
以根據使用Ge(220)單結晶的4結晶法的高分辨率X射線衍射法求得的精密的晶格常數為基礎從“費伽定律”算出Sb的組成，從用范德鮑(van der Pauw)法測定霍爾效應對電子遷移率等的電特性進行評價。
表7是表示這樣所求得的晶格常數差、電子遷移率和薄膜電阻與Sb的每個組成的關系。
平均值 20848 502偏差(±％) 10 34如從表7可以看到的那樣，即便Sbx變化，特性變化也很小，在Sbx＝0.886～1.00的寬廣范圍內，電子遷移率處于平均值±10％的范圍內，薄膜電阻也處于平均值±34％的范圍內。在市售的霍爾元件的說明書中，電阻約為中心值±40％，靈敏度約為中心值±45％，與靈敏度成正比的電子遷移率和與電阻成正比的薄膜電阻中的任何一方都在該范圍內，能夠判斷這些值的偏差很小。
從Sbx＝0.902～0.988的范圍來看，電子遷移率處于平均值±8％以下的范圍內，薄膜電阻也處于平均值±28％的范圍內，能夠確認到在工業上可以高成品率地生產化合物半導體疊層構造體。
用分子束外延(MBE)法，在直徑為2英寸的GaAs基片上順次地形成600nm的Al0.65Ga0.35AsSb薄膜作為第1化合物半導體層、50nm的In0.97Ga0.03As0.98Sb0.02薄膜作為活性層、60nm的Al0.65Ga0.35AsSb薄膜作為第2化合物半導體層、和6nm的GaAsSb薄膜作為第3化合物半導體層。
以根據使用Ge(220)單晶的4結晶法有關的高分辨率X射線衍射法求得的精密的晶格常數為基礎從“費伽定律”算出Sb的組成，用范德鮑(van der Pauw)法測定霍爾效應對電子遷移率等的電特性進行評價。
表8表示這樣求得的晶格常數差、電子遷移率和薄膜電阻與Sb的每個組成的關系。
平均值21407 494偏差(±％)8 25如從表8可以看到的那樣，即便Sbx變化，特性變化也很小，在Sbx＝0.905～0.992的寬廣范圍內，電子遷移率處于平均值±8％的范圍內，薄膜電阻也處于平均值±25％的范圍內。在市售的霍爾元件的說明書中，電阻約為中心值±40％，靈敏度約為中心值±45％，與靈敏度成正比的電子遷移率、和與電阻成正比的薄膜電阻中的任何一方都在該范圍內，能夠判斷這些值的偏差很小。
從Sbx＝0.905～0.980的范圍來看，電子遷移率處于平均值±8％以下的范圍內，薄膜電阻也處于平均值±22％的范圍內，能夠確認到在工業上可以高成品率地生產化合物半導體疊層構造體。
其次，用光刻法，在實施例1中形成的疊層基片上形成與圖4相同的磁傳感器的霍爾元件，測定霍爾元件的特性。電極是用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm形成的。霍爾元件的芯片尺寸為360μm×360μm，磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。在該霍爾元件上在50mT的磁場中加上3V的輸入電壓，測定霍爾元件的靈敏度。測定是在基片中央的元件上進行的。
表9表示這樣所測定的靈敏度和輸入電阻與Sb的每個晶格常數差的關系。
平均值 111 891偏差(±％) 1134如表9所示，在Sbx＝0.885～1.00的范圍內，靈敏度平均為111mV，輸入電阻為891歐姆。該靈敏度大于等于通常的使用GaAs的霍爾元件的2倍，元件電阻也大于等于在日本特許第2793440號專利公報中記載的例子，能夠確認到是高靈敏度并且低電力消耗的元件。另外，關于溫度特性，也能夠確認到與在日本特許第2793440號專利公報中記載的元件是同等水平。
靈敏度偏差處于平均值±11％的范圍內，薄膜電阻也處于平均值±34％的范圍內。在市售的霍爾元件的說明書中，電阻約為中心值±40％，靈敏度約為中心值±45％，與靈敏度成正比的電子遷移率和與電阻成正比的薄膜電阻中的任何一方都處于該范圍內，能夠判斷這些值的偏差很小。
從Sbx＝0.902～0.983的范圍來看，靈敏度處于平均值±7％的范圍內，輸入電阻也處于平均值±19％的范圍內，能夠確認在工業上可以高成品率地生產量子阱型霍爾傳感器。另外，本實施例的磁傳感器是低電力消耗的，確認到適用于便攜式電話等的便攜式設備。
表10表示用比較例1形成的疊層體形成與實施例7相同的霍爾元件，在相同條件下測定霍爾元件特性的結果。
表10
平均值 1161273偏差(±％) 35 84
實施例4.本發明的鋰蓄電化合物和電極的電極制造和在高放電速率下電化學試驗實施例1和2的未攙雜的和攙雜的粉末的電化學性能是通過在多種配方的電極中使用它們并且在使用鋰金屬箔作為負電極的液體電解質電池中作為正電極在寬廣的條件范圍下進行測試來評估的。表5列出一些被制備和測試的電極組成。所有的樣品都是在使用CELGARD2400或2500隔離膜和有1M LiPF6液體電解質的1∶1 EC∶DEC的情況下進行測試的。
表5.鋰蓄電材料和電極的組成
以根據使用Ge(220)單結晶的4結晶法的高分辨率X射線衍射法求得的精密的晶格常數為基礎從“費伽定律”算出Sb的組成，從用范德鮑(van der Pauw)法測定霍爾效應對電子遷移率等的電特性進行評價。
表12表示這樣所求得的晶格常數差、電子遷移率和薄膜電阻與Sb的每個組成的關系。
平均值 21286 395偏差(±％) 9 31如從表12可以看到的那樣，即便第1和第2化合物半導體層中的Sb組成有變化，特性變化也很小，在Sbx＝0.886～1.00的寬廣范圍內，電子遷移率處于平均值±9％的范圍內，薄膜電阻也處于平均值±31％的范圍內。與靈敏度成正比的電子遷移率、和與電阻成正比的薄膜電阻中的任何一方的偏差也都在市售的霍爾元件的靈敏度和輸入電阻的偏差范圍內，能夠判斷偏差很小。
在通常的工業制造中，因為可以在Sbx處于約中心值±0.04的范圍內運轉，所以從Sbx＝0.904～0.984的范圍來看，電子遷移率處于平均值±8％的范圍內，薄膜電阻也處于平均值±20％的范圍內，能夠確認到在工業上可以高成品率地生產化合物半導體疊層構造體，并且能夠得到與由GaAsSb構成第3化合物半導體層時的疊層構造體相同的結果。
表13表示與實施例7相同，用光刻法形成與圖4相同的磁傳感器(霍爾元件)，測定霍爾元件特性的結果。
平均值 111897偏差(±％) 9 32如表13所示，在Sbx＝0.886～1.00的范圍內，靈敏度平均為111mV，輸入電阻為897歐姆。該靈敏度大于等于通常的使用GaAs的霍爾元件的2倍，能夠確認到是高靈敏度低電力消耗的元件。
靈敏度偏差處于平均值±9％的范圍內，薄膜電阻也處于平均值±32％的范圍內。該結果與由GaAsSb構成第3化合物半導體層的情形(實施例7)比較是良好的。在市售的霍爾元件的說明書中，電阻約為中心值±40％，靈敏度約為中心值±45％，與靈敏度成正比的電子遷移率和與電阻成正比的薄膜電阻中的任何一方都處于該范圍內，能夠判斷這些值的偏差很小。
此外，在通常的工業制造中，因為可以在Sbx處于約中心值±0.04的范圍內運轉，所以從Sbx＝0.902～0.983的范圍來看，靈敏度處于平均值±8％的范圍內，輸入電阻也處于平均值±20％的范圍內，與由GaAsSb構成第3化合物半導體層的情形比較偏差很小，能夠確認在工業上可以高成品率地生產量子阱型霍爾傳感器。
我們用下列步驟制作圖4所示的化合物半導體霍爾元件。
首先，我們說明半導體薄膜的制作順序。
用分子束外延(MBE)法，在直徑為2英寸的GaAs基片1上，通過順次地形成500nm的Al0.57Ga0.43As0.04Sb0.96薄膜作為第1化合物半導體層、50nm的InAs薄膜作為活性層、50nm的Al0.57Ga0.43As0.04Sb0.96薄膜作為第2化合物半導體層、和5nm的GaAs0.02Sb0.98薄膜作為第3化合物半導體層，形成半導體薄膜。
Al0.57Ga0.43As0.04Sb0.96的禁帶寬度大致為1.2eV，是充分大于InAs的0.36eV的值。用范德鮑(van der Pauw)法測定半導體薄膜2的電特性，得到電子遷移率為22000cm2/Vs、薄膜電阻為360Ω、薄膜電子濃度為7.9×1011cm-2。
其次，我們說明晶片加工。
首先，用光刻法形成為了露出InAs層的抗蝕圖。用堿性的抗蝕劑顯影液從抗蝕劑顯影連續地進行對不要的GaAs0.02Sb0.98層和Al0.57Ga0.43As0.04Sb0.96層的刻蝕，此后除去抗蝕劑。為了InAs層不被顯影液刻蝕，在InAs層表面停止刻蝕。
其次，形成產生磁敏單元形狀的抗蝕圖，將它作為掩模用離子刻蝕法直到GaAs基片進行臺面型晶體管刻蝕形成磁敏單元后，除去抗蝕劑。其次，對晶片的整個面使用等離子體CVD法，形成作為保護層的Si3N4，其膜厚為300nm。在Si3N4層上形成金屬電極層與InAs層接觸的部分和焊盤部分成為開口單元的抗蝕圖后，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分。
此后，除去抗蝕劑，進一步，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層的圖案。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成化合物半導體霍爾元件。
用這種方法在晶片上制作的多個化合物半導體霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。在50mT的磁場中加上3V的輸入電壓測定霍爾元件的靈敏度，得到120mV的輸出電壓。
用自動探測器(自動測定器)測定在晶片內制作的13500個霍爾元件的輸入電阻Rin、不平衡電壓Vu和旋轉90°的不平衡電壓rVu。Rin的測定是在輸入電流0.1mA中進行的，Vu和rVu的測定是在輸入電壓3V中進行的。Rin的平均值為820Ω。又，Vu+rVu的偏差具有圖19A所示的分布，小至σ＝0.18mV，另外沒有超過0.5mV的元件。
我們用下列步驟制作圖1所示的已有的化合物半導體霍爾元件。半導體薄膜的層構成和制作順序與上述實施例1相同。下面說明晶片加工的順序。
首先，用光刻法形成產生磁敏單元形狀的抗蝕圖，將它作為掩模用離子刻蝕法直到GaAs基片進行臺面型晶體管刻蝕形成磁敏單元后，除去抗蝕劑。
其次，用光刻法形成為了露出InAs層的抗蝕圖。用堿性的抗蝕劑顯影液從抗蝕劑顯影連續地進行對不要的GaAs0.02Sb0.98層和Al0.57Ga0.43As0.04Sb0.96層的刻蝕，此后除去抗蝕劑。為了InAs層不被顯影液刻蝕，在InAs層表面停止刻蝕。
其次，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層3的圖案。此后，對晶片的整個面使用等離子體CVD法，形成作為保護層4的Si3N4，其膜厚為300nm。在Si3N4層上形成焊盤部分成為開口單元的抗蝕圖后，通過使用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分。在除去抗蝕劑后，在Ar的氣氛中對晶片進行250℃、2小時的退火制成霍爾元件。
用這種方法在晶片上制作的多個化合物半導體霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。靈敏度與實施例1相同能夠得到120mV。
在晶片內制作的13500個霍爾元件的輸入電阻Rin、不平衡電壓Vu和旋轉90°的不平衡電壓rVu的測定是與實施例1同樣地進行的。Rin的平均值為820Ω與實施例1相同。Vu+rVu的偏差具有圖19B所示的分布，和與實施例11比較σ＝0.76mV相當地大，超過0.5mV的元件是很多的。
下面我們說明用層構成與上述實施例11不同的半導體薄膜，制作圖4所示的化合物半導體霍爾元件的步驟。
首先，我們說明半導體薄膜的制作順序。
用分子束外延(MBE)法，在直徑為2英寸的GaAs基片1上，通過順次地形成500nm的Al0.50Ga0.50As薄膜作為第1化合物半導體層、50nm的In0.05Ga0.95As薄膜作為活性層、50nm的Al0.50Ga0.50As薄膜作為第2化合物半導體層、和10nm的GaAs薄膜作為第3化合物半導體層，形成半導體薄膜。
第2化合物半導體層的Al0.50Ga0.50As是離開活性層一側10nm的非摻雜層，將第3化合物半導體層一側的40nm作為Si摻雜層。Al0.50Ga0.50As的禁帶寬度大約為1.8eV，是充分大于In0.05Ga0.95As的1.4eV的值。用范德鮑(van der Pauw)法測定半導體薄膜的電特性，得到電子遷移率為7500cm2/Vs、薄膜電阻為1200Ω、薄膜電子濃度為7.0×1011cm-2。
其次，我們說明晶片加工。
首先，用光刻法形成為了露出In0.05Ga0.95As層的抗蝕圖。用離子刻蝕法進行不要的GaAs層和Al0.50Ga0.50As層的刻蝕，在In0.05Ga0.95As層的中途停止刻蝕。此后，除去抗蝕劑。
其次，形成產生磁敏單元形狀的抗蝕圖，將它作為掩模用離子刻蝕法直到GaAs基片進行臺面型晶體管刻蝕形成磁敏單元后，除去抗蝕劑。其次，對晶片的整個面用等離子體CVD法，形成作為保護層4的Si3N4，其膜厚為300nm。在Si3N4層上形成金屬電極層與In0.05Ga0.95As層接觸的部分和焊盤部分成為開口單元的抗蝕圖后，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分。
此后，除去抗蝕劑后，進一步，用真空蒸鍍法連續蒸鍍AuGe層250nm、Ni層50nm，Au層350nm，用通常的剝離法形成金屬電極層3的圖案。最后，在N2的氣氛中對晶片進行400℃、5分鐘的退火制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為80μm，寬度為40μm。在該霍爾元件上在50mT的磁場中加上3V的輸入電壓，測定霍爾元件的靈敏度，得到50mV的輸出電壓。
在晶片內制作的13500個霍爾元件的輸入電阻Rin、不平衡電壓Vu和旋轉90°的不平衡電壓rVu的測定與實施例11同樣地進行。Rin的平均值為2000Ω。又，Vu+rVu的偏差小至σ＝0.15mV，另外沒有超過0.5mV的元件。
下面說明用層構成與上述實施例12相同的半導體薄膜，制作圖1所示的化合物半導體霍爾元件的步驟。半導體薄膜的制作順序與實施例12相同。下面我們說明晶片加工的順序。
首先，用光刻法形成產生磁敏單元形狀的抗蝕圖，將它作為掩模用離子刻蝕法直到GaAs基片進行臺面型晶體管刻蝕形成磁敏單元后，除去抗蝕劑。其次，用光刻法形成為了露出In0.05Ga0.95As層的抗蝕圖。用離子刻蝕法對不要的GaAs層和Al0.50Ga0.50As層進行刻蝕，在In0.05Ga0.95As層的中途停止刻蝕。此后，除去抗蝕劑。
其次，用真空蒸鍍法連續蒸鍍AuGe層250nm、Ni層50nm，Au層350nm，用通常的剝離法形成金屬電極層3的圖案。其次，在N2的氣氛中對晶片進行400℃、5分鐘的退火后，對晶片的整個面使用等離子體CVD法，形成作為保護層4的Si3N4，其膜厚為300nm。在該Si3N4層上形成焊盤部分成為開口單元的抗蝕圖后，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分，最后除去抗蝕劑。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為80μm，寬度為40μm。與實施例2相同能夠得到50mV的靈敏度。
在晶片內制作的13500個霍爾元件的輸入電阻Rin、不平衡電壓Vu和旋轉90°的不平衡電壓rVu的測定與實施例11同樣地進行。與實施例2相同Rin的平均值為2000Ω。確認Vu+rVu的偏差為σ＝0.30mV比實施例2大，確認到具有超過0.5mV的元件。
用下列步驟制作圖4所示的化合物半導體霍爾元件。
首先，說明半導體薄膜的制作順序。用分子束外延(MBE)法，在直徑為2英寸的GaAs基片上，通過順次地形成500nm的Al0.57Ga0.43As0.04Sb0.96薄膜作為第1化合物半導體層、50nm的InAs薄膜作為活性層、50nm的Al0.57Ga0.43As0.04Sb0.96薄膜作為第2化合物半導體層、和10nm的GaAs0.02Sb0.98薄膜作為第3化合物半導體層，形成半導體薄膜。
Al0.57Ga0.43As0.04Sb0.96的禁帶寬度大約為1.2eV，是與InAs的0.36eV比較足夠大的值。用范德鮑(van der Pauw)法測定半導體薄膜的電特性，得到電子遷移率為22000cm2/Vs、薄膜電阻為360Ω、薄膜電子濃度為7.9×1011cm-2。
其次，根據圖6所示的步驟圖說明晶片加工。
首先，形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖(S601)，將它作為掩模用離子刻蝕法直到GaAs基片進行臺面型晶體管刻蝕形成磁敏單元后(S602)，除去抗蝕劑(S603)。
其次，在半導體薄膜上形成比與金屬電極層與InAs層接觸的部分稍微大一些的區域成為開口單元的抗蝕圖后(S604)，用HCl系的抗蝕劑進行對不要的GaAs0.02Sb0.98層和Al0.57Ga0.43As0.04Sb0.96層的刻蝕(S605)，此后除去抗蝕劑(S606)。因為用了InAs層不被刻蝕的刻蝕液所以在InAs層表面停止刻蝕。
其次，對晶片的整個面使用等離子體CVD法，形成作為保護層的Si3N4，其膜厚為300nm(S607)。在該Si3N4層上形成金屬電極層與InAs層接觸的部分和焊盤部分成為開口單元的抗蝕圖后(S608)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分(S609)，此后除去抗蝕劑(S610)，進一步用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層13的圖案(S611，S612)。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制作經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。另外，將霍爾元件在高溫高濕環境下(121℃、99％、2個大氣壓)放置100小時，調查其前后的不平衡電壓變動ΔVu(mV)。進一步，在加熱到350℃的焊錫槽中對霍爾元件進行5秒間的浸漬，調查其前后的不平衡電壓變動ΔVu(mV)和輸入電阻變動ΔRin(％)[電阻變動與浸漬前的電阻值之比]。用輸入電流0.1mA測定Rin，用輸入電壓3V測定Vu。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如下列的表14所示。任何一個值都比后述的比較例小。特別是，在高溫高濕試驗中ΔVu有很大的改善，具有直接用保護層覆蓋與金屬電極層接觸的活性層以外部分的效果。
用下列步驟制作圖1所示的霍爾元件。
半導體薄膜2的層構成和制作順序與實施例13相同。根據圖2所示的步驟圖說明晶片加工。首先，用光刻法形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖(S201)，將它作為掩模用離子刻蝕法直到GaAs基片1進行臺面型晶體管刻蝕形成磁敏單元后(S202)，除去抗蝕劑(S203)。
其次，用光刻法形成為了露出InAs層2b的抗蝕圖(S204)。用HCl系的刻蝕液進行對不要的GaAs0.02Sb0.98層2d和Al0.57Ga0.43As0.04Sb0.96層2c的刻蝕(S205)，此后除去抗蝕劑(S206)。因為用了InAs層不被刻蝕的刻蝕液所以在InAs層表面停止刻蝕。
其次，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層3的圖案(S207)。此后，對晶片的整個面使用等離子體CVD法，形成作為保護層4的Si3N4，其膜厚為300nm(S208)。在該Si3N4層上形成焊盤部分成為開口單元的抗蝕圖后(S209)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分(S210)，在除去抗蝕劑后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制成經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。另外，霍爾元件的不平衡電壓變動ΔVu和輸入電阻變動ΔRin的測定在與實施例11同樣的條件下進行。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如表14所示。任何一個值都非常大不能夠得到充分的可靠性。
用下列步驟制作圖5所示的霍爾元件。
半導體薄膜的層構成和制作順序與實施例13相同。我們根據圖20所示的步驟圖說明晶片加工。首先，用光刻法形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖(S2001)，將它作為掩模用離子刻蝕法直到GaAs基片21進行臺面型晶體管刻蝕形成磁敏單元后(S2002)，除去抗蝕劑(S2003)。
其次，對晶片的整個面使用等離子體CVD法，形成作為保護層的Si3N4，其膜厚為300nm(S2004)。在該Si3N4層上形成金屬電極層與InAs層接觸的部分和焊盤部分成為開口單元的抗蝕圖后(S2005)，用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分(S2006)，其次除去抗蝕劑(S2007)。
其次，用HCl系的刻蝕液進行對不要的GaAs0.02Sb0.98層22d和Al0.57Ga0.43As0.04Sb0.96層的刻蝕，露出與金屬電極層接觸的InAs表面(S2008)。進一步，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層23的圖案(S2009、S2010)。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制成經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。又，霍爾元件的不平衡電壓變動ΔVu和輸入電阻變動ΔRin的測定在與實施例11同樣的條件下進行。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如表2所示。任何一個值都非常大不能夠得到充分的可靠性。
用下列步驟制作圖5所示的霍爾元件。
首先，說明半導體薄膜的制作順序。用分子束外延(MBE)法，在直徑為2英寸的GaAs基片上，通過順次地形成500nm的Al0.57Ga0.43As0.04Sb0.96薄膜作為第1化合物半導體層、50nm的InAs薄膜作為活性層、50nm的Al0.57Ga0.43As0.04Sb0.96薄膜作為第2化合物半導體層、和10nm的GaAs薄膜作為第3化合物半導體層，形成半導體薄膜。Al0.57Ga0.43As0.04Sb0.96的禁帶寬度大約為1.2eV，是與InAs的0.36eV比較充分大的值。用范德鮑(van der Pauw)法測定半導體薄膜2的電特性，得到電子遷移率為22000cm2/Vs、薄膜電阻為380Ω、薄膜電子濃度為7.5×1011cm-2。
其次，根據圖20所示的步驟圖說明晶片加工。
首先，形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖(S2001)，將它作為掩模用離子刻蝕法直到GaAs基片進行臺面型晶體管刻蝕形成磁敏單元后(S2002)，除去抗蝕劑(S2003)。
其次，對晶片的整個面使用等離子體CVD法，形成作為保護層的Si3N4，其膜厚為300nm(S2004)。在該Si3N4層上形成金屬電極層與InAs層接觸的部分和焊盤部分成為開口單元的抗蝕圖后(S2005)，用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分(S2006)，其次除去抗蝕劑(S2007)。
其次，用離子刻蝕法刻蝕不要的GaAs層和一部分Al0.57Ga0.43As0.04Sb0.96層，用HCl系的刻蝕液刻蝕殘留的Al0.57Ga0.43As0.04Sb0.96層，露出與金屬電極層接觸的InAs表面(S2008)。進一步，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層的圖案(S2009、S2010)。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制作經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。另外，霍爾元件的不平衡電壓變動ΔVu和輸入電阻變動ΔRin的測定在與實施例13同樣的條件下進行。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如表14所示。任何一個值都比比較例6的第3化合物半導體層是GaAsSb的情形小，在焊錫耐熱試驗中的改善特別顯著。
下面，用與實施例14相同的層構成的半導體薄膜說明制作圖4所示的霍爾元件的步驟。
半導體薄膜的制作順序與實施例142相同。根據圖6所示的步驟圖實施晶片加工。首先，形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖(S601)，將它作為掩模用離子刻蝕法直到GaAs基片進行臺面型晶體管刻蝕形成磁敏單元后(S602)，除去抗蝕劑(S603)。
其次，在半導體薄膜上形成比金屬電極層與InAs層接觸的部分稍微大一些的區域成為開口單元的抗蝕圖后(S604)，用離子刻蝕法刻蝕不要的GaAs層和一部分Al0.57Ga0.43As0.04Sb0.96層，用HCl系的刻蝕液刻蝕殘留的Al0.57Ga0.43As0.04Sb0.96層，露出與金屬電極層接觸的InAs表面(S605、S606)。
其次，對晶片的整個面使用等離子體CVD法，形成作為保護層的Si3N4，其膜厚為300nm(S607)。在該Si3N4層上形成金屬電極層與InAs層接觸的部分和焊盤部分成為開口單元的抗蝕圖后(S608)，用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分(S609)。
此后除去抗蝕劑(S610)，進一步，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層的圖案(S611，S612)。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制作經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。另外，霍爾元件的不平衡電壓變動ΔVu和輸入電阻變動ΔRin的測定在與實施例13同樣的條件下進行。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如表14所示。任何一個值與比較例的情形比較都非常小，改善很顯著。
下面，我們用與實施例13相同的層構成的半導體薄膜，說明制作圖8所示的霍爾元件的步驟。
半導體薄膜的制作順序與實施例13相同。根據圖7所示的步驟圖實施晶片加工。首先，在半導體薄膜上形成比金屬電極層與InAs層接觸的部分稍微大一些的區域成為開口單元的抗蝕圖后(S701)，用HCl系的刻蝕液刻蝕不要的GaAs0.02Sb0.98層和Al0.57Ga0.43As0.04Sb0.96層，露出與金屬電極層接觸的InAs表面(S702、S703)。
其次，對晶片的整個面使用等離子體CVD法，形成作為第1保護層47的SiO2，其膜厚為500nm(S704)。其次，在形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖后(S705)，用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕SiO2層的不要部分，其次除去抗蝕劑形成硬掩模(S706)。用該硬掩模用離子刻蝕法直到GaAs基片41進行臺面型晶體管刻蝕形成磁敏單元(S707、S708)。當用離子刻蝕法刻蝕半導體薄膜時，硬掩模的SiO2層也被刻蝕殘留的膜厚大致為100nm。
其次，對晶片的整個面使用等離子體CVD法，形成作為第2保護層48的Si3N4，其膜厚為300nm(S709)。在該Si3N4層上形成金屬電極層與InAs層接觸的部分和焊盤部分成為開口單元的抗蝕圖后(S710)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層和SiO2層的不要部分(S711)。其次除去抗蝕劑(S712)。
進一步，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層33的圖案(S713，S714)。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制作經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。另外，霍爾元件的不平衡電壓變動ΔVu和輸入電阻變動ΔRin的測定在與實施例13同樣的條件下進行。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如下列的表14所示。任何一個值與比較例的情形比較都非常小，可以看到顯著的改善。
下面，我們用與實施例14相同的層構成的半導體薄膜，說明制作圖8所示的霍爾元件的步驟。
半導體薄膜的制作順序與實施例14相同。根據圖7所示的步驟圖實施晶片加工。首先，在半導體薄膜上形成比金屬電極層與InAs層43接觸的部分稍微大一些的區域成為開口單元的抗蝕圖后(S701)，用離子刻蝕法刻蝕不要的GaAs層45和一部分Al0.57Ga0.43As0.04Sb0.96層44，用HCl系的刻蝕液刻蝕殘留的Al0.57Ga0.43As0.04Sb0.96層44，露出與金屬電極層接觸的InAs表面(S702、S703)。
其次，對晶片的整個面使用等離子體CVD法，形成作為第1保護層47的SiO2，其膜厚為500nm(S704)。其次，在形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖后(S705)，用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕SiO2層的不要部分，其次除去抗蝕劑形成硬掩模(S706)。用該硬掩模用離子刻蝕法直到GaAs基片41進行臺面型晶體管刻蝕形成磁敏單元(S707、S708)。當用離子刻蝕法刻蝕半導體薄膜時，硬掩模的SiO2層也被刻蝕殘留的膜厚大致為100nm。
其次，對晶片的整個面使用等離子體CVD法，形成作為第2保護層48的Si3N4，其膜厚為300nm(S709)。在該Si3N4層上形成金屬電極層與InAs層接觸的部分和ABC部分成為開口單元的抗蝕圖后(S710)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層和SiO2層的不要部分(S711)。其次除去抗蝕劑(S712)。
進一步，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層33的圖案(S713，S714)。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制作經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。另外，霍爾元件的不平衡電壓變動ΔVu和輸入電阻變動ΔRin的測定在與實施例13同樣的條件下進行。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如下列的表14所示。任何一個值與比較例的情形比較都非常小，可以看到顯著的改善。
下面，使用與實施例13相同的層構成的半導體薄膜，說明制作圖10所示的霍爾元件的步驟。
半導體薄膜的制作順序與實施例13相同。根據圖9所示的步驟圖實施晶片加工。首先，對晶片的整個面使用等離子體CVD法，形成作為第1保護層57的SiO2，其膜厚為500nm(S901)。其次，在形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖后(S902)，用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕SiO2層的不要部分，其次除去抗蝕劑形成硬掩模(S903)。用該硬掩模用離子刻蝕法直到GaAs基片51進行臺面型晶體管刻蝕形成磁敏單元(S904、S905)。當用離子刻蝕法刻蝕半導體薄膜時，硬掩模的SiO2層也被刻蝕殘留的膜厚大致為100nm。
其次，對晶片的整個面使用等離子體CVD法，形成作為第2保護層58的Si3N4，其膜厚為300nm(S906)。在該Si3N4層上形成金屬電極層與InAs層接觸的部分和焊盤部分成為開口單元的抗蝕圖后(S907)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層和SiO2層的不要部分(S908)。其次除去抗蝕劑(S909)。此后，用HCl系的刻蝕液刻蝕不要的GaAs0.02Sb0.98層42d和Al0.57Ga0.43As0.04Sb0.96層42c，露出與金屬電極層接觸的InAs表面(S910)。
進一步，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層56的圖案(S911，S912)。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制作經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。另外，霍爾元件的不平衡電壓變動ΔVu和輸入電阻變動ΔRin的測定在與實施例13同樣的條件下進行。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如下列的表14所示。任何一個值與比較例的情形比較都非常小。
下面，使用與實施例13相同的層構成的半導體薄膜，說明制作圖13所示的霍爾元件的步驟。
半導體薄膜的制作順序與實施例13相同。根據圖11所示的步驟圖實施晶片加工。首先，對晶片的整個面使用等離子體CVD法，形成作為第1保護層67的SiO2，其膜厚為500nm(S1101)。其次，在形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖后(S1102)，用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕SiO2層的不要部分，其次除去抗蝕劑形成硬掩模(S1103)。用該硬掩模用離子刻蝕法直到GaAs基片51進行臺面型晶體管刻蝕形成磁敏單元(S1104、S1105)。當用離子刻蝕法刻蝕半導體薄膜時，硬掩模的SiO2層也被刻蝕殘留的膜厚大致為100nm。
其次，在該SiO2層上形成比金屬電極層與InAs層接觸的部分稍微大一些的區域成為開口單元的抗蝕圖后(S1106)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕SiO2層的不要部分(S1107)，其次除去抗蝕劑(S1108)。此后，用HCl系的刻蝕液刻蝕不要的GaAs0.02Sb0.98層52d和Al0.57Ga0.43As0.04Sb0.96層52c，露出與金屬電極層接觸的InAs表面(S1109)。
其次，對晶片的整個面使用等離子體CVD法，形成第2保護層67的Si3N4，其膜厚為300nm(S1110)。在該Si3N4層上形成金屬電極層與InAs層接觸的部分和焊盤部分成為開口單元的抗蝕圖后(S1111)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層和SiO2層的不要部分(S1112)。其次除去抗蝕劑(S1113)。
進一步，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層53的圖案(S1114，S1115)。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制作經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。另外，霍爾元件的不平衡電壓變動ΔVu和輸入電阻變動ΔRin的測定在與實施例13同樣的條件下進行。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如下列的表14所示。任何一個值與比較例的情形比較都非常小。
下面，我們用與實施例13相同的層構成的半導體薄膜，說明制作圖14所示的霍爾元件的步驟。
半導體薄膜的制作順序與實施例13相同。根據圖12所示的步驟圖實施晶片加工。首先，對晶片的整個面使用等離子體CVD法，形成作為第1保護層77的SiO2，其膜厚為500nm(S1201)。其次，在形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖后(S1202)，用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕SiO2層的不要部分，其次除去抗蝕劑形成硬掩模(S1203)。用該硬掩模用離子刻蝕法直到GaAs基片61進行臺面型晶體管刻蝕形成磁敏單元(S1204、S1205)。當用離子刻蝕法刻蝕半導體薄膜時，硬掩模的SiO2層也被刻蝕殘留的膜厚大致為100nm。
其次，對晶片的整個面使用等離子體CVD法，形成作為第2保護層78的Si3N4，其膜厚為100nm(S1206)。在該Si3N4層上形成比金屬電極層與InAs層接觸的部分稍微大一些的區域成為開口單元的抗蝕圖后(S1207)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層和SiO2層的不要部分(S1208)，其次除去抗蝕劑(S1209)。此后，用HCl系的刻蝕液刻蝕不要的GaAs0.02Sb0.98層75和Al0.57Ga0.43As0.04Sb0.96層74，露出與金屬電極層接觸的InAs表面(S1210)。
其次，對晶片的整個面使用等離子體CVD法，形成作為第3保護層79的Si3N4，其膜厚為200nm(S1211)。在該Si3N4層上形成金屬電極層與InAs層接觸的部分和焊盤部分成為開口單元的抗蝕圖后(S1212)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分，其次除去抗蝕劑(S1213)。
進一步，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層63的圖案(S1214，S1215)。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制作經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。另外，霍爾元件的不平衡電壓變動ΔVu和輸入電阻變動ΔRin的測定在與實施例13同樣的條件下進行。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如下列的表14所示。任何一個值與比較例的情形比較都非常小。
下面，使用與實施例14相同的層構成的半導體薄膜，說明制作圖14所示的霍爾元件的步驟。
半導體薄膜的制作順序與實施例14相同。根據圖12所示的步驟圖實施晶片加工。首先，對晶片的整個面使用等離子體CVD法，形成作為第1保護層77的SiO2，其膜厚為500nm(S1201)。其次，在形成產生磁敏單元(包含電極接觸單元)形狀的抗蝕圖后(S1202)，用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕SiO2層的不要部分，其次除去抗蝕劑形成硬掩模(S1203)。用該硬掩模用離子刻蝕法直到GaAs基片71進行臺面型晶體管刻蝕形成磁敏單元(S1204、S1205)。當用離子刻蝕法刻蝕半導體薄膜時，硬掩模的SiO2層也被刻蝕殘留的膜厚大致為100nm。
其次，對晶片的整個面使用等離子體CVD法，形成作為第2保護層78的Si3N4，其膜厚為100nm(S1206)。在該Si3N4層上形成比金屬電極層與InAs層接觸的部分稍微大一些的區域成為開口單元的抗蝕圖后(S1207)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層和SiO2層的不要部分(S1208)，其次除去抗蝕劑(S1209)。此后，用離子刻蝕法刻蝕不要的GaAs層75和一部分Al0.57Ga0.43As0.04Sb0.96層74，用HCl系的刻蝕液刻蝕殘留的Al0.57Ga0.43As0.04Sb0.96層74，露出與金屬電極層接觸的InAs表面(S1210)。
其次，對晶片的整個面使用等離子體CVD法，形成作為第3保護層79的Si3N4，其膜厚為200nm(S1211)。在該Si3N4層上形成金屬電極層與InAs層接觸的部分和焊盤部分成為開口單元的抗蝕圖后(S1212)，通過用CF4和O2的混合氣體的反應性離子刻蝕法，刻蝕Si3N4層的不要部分(S1210)，其次除去抗蝕劑。
進一步，用真空蒸鍍法連續蒸鍍Ti層100nm、Au層600nm，用通常的剝離法形成金屬電極層63的圖案(S1214，S1215)。最后，在Ar的氣氛中對晶片進行250℃、2小時的退火，制成霍爾元件。
用這種方法在晶片上制作的多個霍爾元件的磁敏單元的長度(對置的電極間長度)為95μm，寬度為35μm。對這些霍爾元件進行劃片、管芯鍵合、絲焊，接著進行轉移模制，制作經過用環氧樹脂進行模制的霍爾元件。
在50mT的磁場中加上3V的輸入電壓，測定用上述方法制作的霍爾元件的靈敏度，得到120mV的輸出電壓。另外，霍爾元件的不平衡電壓變動ΔVu和輸入電阻變動ΔRin的測定在與實施例13同樣的條件下進行。用ΔVu作為標準偏差，ΔRin作為平均值評價50個元件中的測定結果，其結果如下列的表14所示。任何一個值與比較例的情形比較都非常小。
我們制作了使用霍爾元件的指示器件的簡單模型。
圖21是使用霍爾元件的簡單的指示器件的模式圖，圖中，標號141表示霍爾元件，142表示鐵氧體磁鐵，143表示印刷電路板。
如圖21所示，在印刷電路板143上配置2個霍爾元件141、141，它們離開6mm，將鐵氧體磁鐵142安裝在離開印刷電路板143的1.5mm的高度上。鐵氧體磁鐵142能夠在連結與印刷電路板143平行的2個霍爾元件141、141的線上移動。取該線為X軸，在鐵氧體磁鐵142與2個霍爾元件141、141間的距離分別相等時的鐵氧體磁鐵142的位置作為原點。從這時的2個霍爾元件141、141的輸出差能夠知道鐵氧體磁鐵142的位置。
關于磁敏單元用上述InAs多層膜構造的霍爾元件的情形、和用GaAs的霍爾元件的情形，測定霍爾元件。
圖22是表示測定根據鐵氧體磁鐵位置的2個霍爾元件的輸出差的結果的圖。
輸入電阻R×靈敏度Vh的值，InAs多層構造的霍爾元件為35[Ω·V]，GaAs的霍爾元件為8[Ω·V]。InAs多層構造的霍爾元件使用具有輸入阻抗為950Ω，靈敏度為37mV(1V輸入，50mT)的特性的元件，GaAs的霍爾元件使用具有輸入阻抗為750Ω，靈敏度為11mV(1V輸入，50mT)的特性的元件，分別將輸入電壓設定為5V。
InAs多層構造的霍爾元件的電阻比GaAs的霍爾元件大，但是InAs多層構造的霍爾元件能夠得到特別大的輸出差。這表示InAs多層構造的霍爾元件與GaAs的霍爾元件比較，在電力消耗和靈敏度兩方面都是有利的。
也能夠用上述霍爾元件制作用于便攜式設備的開閉開關。圖23是表示用霍爾元件制作的用于便攜式設備的開閉開關的一個例子的圖，圖中，標號161表示霍爾元件，162表示磁鐵，163表示便攜式設備本體，164表示便攜式設備的蓋子。將霍爾元件161和磁鐵162配置在對置的位置上，隨著兩者的接近或離開起到作為開關機構的作用。
又，也能夠用上述霍爾元件制作用于便攜式設備的地磁場傳感器。圖24是表示用霍爾元件制作的用于便攜式設備的地磁場傳感器的一個例子的圖，圖中，標號171表示霍爾元件，172表示控制用IC。形成用霍爾元件171檢測地磁場的X、Y、Z方向的構成。
此外，我們知道圖23和圖24所示的開閉開關和地磁場傳感器都表示一個例子，不限定于它們的構成，可以考慮其它的應用例。
進一步，也可以通過組入用于上述便攜式設備的指示器件、開閉開關、地磁場傳感器制作便攜式設備。
在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層的上下，配置具有比該活性層大的禁帶寬度的化合物半導體層的半導體薄膜、金屬電極層和保護層構成的霍爾元件中，因為金屬電極層只通過活性層與半導體薄膜接觸，用保護層直接覆蓋接觸面以外的半導體薄膜的全部上面和側面，所以配置在活性層的上下的禁帶寬度大的化合物半導體層的全部面(表面和側面)被保護層覆蓋，因為通過金屬電極層不與化合物半導體層接觸只與活性層接觸，實現了使電流穩定地流過活性層的元件構造，所以能夠提供Vu+rVu偏差小的化合物半導體霍爾元件。
特別是，在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層的上下，配置包含具有比該活性層大的禁帶寬度的Sb的化合物半導體層的半導體薄膜的霍爾元件中，因為金屬電極層只通過活性層與半導體薄膜接觸，用保護層直接覆蓋接觸面以外的半導體薄膜的全部上面和側面，所以能夠實現配置在活性層的上下的禁帶寬度大的化合物半導體層的全部面(表面和側面)被保護層覆蓋的構造，可以提供元件特性變動小可靠性高，特別是即便在高溫高濕環境下特性變動也很小的化合物半導體霍爾元件。
使由Al、Ga、In、As和P等5種中的至少2種元素和Sb構成化合物半導體疊層構造體的第1和第2化合物半導體層、和由InxGa1-xAsySb1-y(0.8≤x≤1.0，0.8≤y≤1.0)標記的組成的多元系化合物半導體的活性層層疊，將第1和第2化合物半導體層與活性層的晶格常數差都設定在0.0～1.2％的范圍內，并將活性層的厚度設定在30～100nm的范圍內，所以可以提高量子阱型化合物半導體疊層體的物性控制的再現性，提供可以穩定供給電子遷移率和薄膜電阻高，并且溫度特性優越的量子阱型化合物半導體的疊層體，因此，可以在工業上提供靈敏度高電力消耗低，并且溫度特性也優越的磁傳感器。
另外，通過具有在基片上形成的，膜厚比30nm大比100nm小的InxGa1-xAsySb1-y(0≤x≤1，0≤y≤1)層作為活性層，用化合物半導體層夾住活性層的多層構造的磁敏單元，并使輸入電阻R×靈敏度Vh大于等于20[Ω·V](輸入電壓1V，所加磁場50mT)，與已有技術比較容易設計使用霍爾元件的便攜式設備用的器件。
權利要求
1.一種化合物半導體的疊層構造體，通過在基片上依次層疊第1化合物半導體層、活性層和第2化合物半導體層而形成，其特征在于上述各個第1和第2化合物半導體層是由Al、Ga、In、As和P這5種元素中的至少2種元素和Sb構成的化合物半導體層；上述活性層是具有由InxGa1-xAsySb1-y(0.8≤x≤1.0，0.8≤y≤1.0)表示的組成的化合物半導體；上述各個第1和第2化合物半導體層，與上述活性層比較，具有寬的帶隙和至少大于等于5倍的電阻值；將上述第1和第2化合物半導體層與上述活性層的晶格常數差都設定在0.0～1.2％的范圍內；并且上述活性層具有比30nm厚比100nm薄的層厚。
2.根據權利要求1所述的化合物半導體疊層構造體，其特征在于在上述第2化合物半導體層上層疊有InwGa1-wAs(0≤w≤1)的第3化合物半導體層。
3.根據權利要求1所述的化合物半導體疊層構造體，其特征在于構成上述活性層的化合物半導體是InAs。
4.根據權利要求1、2或3所述的化合物半導體疊層構造體，其特征在于上述第1和第2化合物半導體層的組成是AlZGa1-ZAsYSb1-Y(0.0≤Z≤1.0，0.0≤Y≤0.3)。
5.一種磁傳感器，其特征在于在權利要求1到4所述的化合物半導體疊層構造體的活性層中備有電極。
6.一種便攜式設備，其特征在于備有權利要求5所述的磁傳感器。
7.根據權利要求6所述的便攜式設備，其特征在于上述便攜式設備是便攜式電話。
8.一種霍爾元件，其特征在于具有由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層、在其上下配置了具有比該活性層大的禁帶寬度的化合物半導體層的半導體薄膜、金屬電極層和保護層，上述金屬電極層只通過上述活性層與上述半導體薄膜接觸，用上述保護層直接覆蓋該接觸面以外的半導體薄膜的全部上面和側面。
9.根據權利要求8所述的霍爾元件，其特征在于上述化合物半導體層是包含Sb的化合物半導體層。
10.根據權利要求9所述的霍爾元件，其特征在于在上述活性層上形成的化合物半導體層至少由2層構成，其表面層是InX2Ga1-X2As(0≤X2≤1)。
11.根據權利要求8、9或10所述的霍爾元件，其特征在于上述半導體薄膜形成在GaAs或Si的基片上，上述活性層是InAs，上述化合物半導體層是AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)。
12.一種霍爾元件，其特征在于具有由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層、在其上下配置了具有比該活性層大的禁帶寬度的化合物半導體層的半導體薄膜、金屬電極層和保護層，在上述活性層上形成的化合物半導體層至少由2層構成，其表面層是InX2Ga1-X2As(0≤X2≤1)。
13.一種霍爾元件，其特征在于包括具有在基片上形成的，將膜厚比30nm大比100nm小的InxGa1-xAsySb1-y(0≤x≤1，0≤y≤1)層作為活性層，用化合物半導體層夾住該活性層的多層構造的磁敏單元，且輸入電阻R×靈敏度Vh大于等于20Ω·V(輸入電壓1V，所加磁場50mT)。
14.根據權利要求13所述的霍爾元件，其特征在于由Al、Ga、In、As和P這5種元素中的至少2種元素和Sb構成上述活性層的上下部分。
15.一種指示器件，其特征在于使用了權利要求13或14所述的霍爾元件。
16.一種蓋子開閉檢測開關，其特征在于使用了權利要求13或14所述的霍爾元件。
17.一種地磁場傳感器，其特征在于使用了權利要求13或14所述的霍爾元件。
18.一種霍爾元件的制造方法，其特征在于包括在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層的上下，形成配置了具有比該活性層大的禁帶寬度的化合物半導體層的半導體薄膜的步驟；對形成金屬電極層的區域的上部的化合物半導體層進行刻蝕，露出上述活性層的步驟；和接著，為了全部覆蓋露出上述活性層的半導體薄膜而形成保護層的步驟。
19.根據權利要求18所述的霍爾元件的制造方法，其特征在于還包括使用已構圖的上述保護層作為掩模，刻蝕上述半導體薄膜的磁敏單元和電極接觸單元以外部分的刻蝕步驟；和用第2保護層覆蓋在上述刻蝕步驟中露出的基片、半導體薄膜的側面和上述保護層的步驟。
20.一種霍爾元件的制造方法，其特征在于包括在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層的上下，形成配置了具有比該活性層大的禁帶寬度的含Sb的化合物半導體層的半導體薄膜的步驟；在上述半導體薄膜的形成步驟后，形成第1保護層的步驟；使用已構圖的該第1保護層作為掩模，通過刻蝕除去半導體薄膜的磁敏單元和電極接觸單元以外部分的刻蝕步驟；和用第2保護層覆蓋在刻蝕步驟中露出的基片、半導體薄膜和第1保護層的步驟。
21.一種霍爾元件的制造方法，其特征在于包括在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層的上下，形成配置了具有比該活性層大的禁帶寬度的含Sb的化合物半導體層的半導體薄膜的步驟；在上述半導體薄膜的形成步驟后，形成第1保護層的步驟；使用已構圖的該第1保護層作為掩模，通過刻蝕除去半導體薄膜的磁敏單元和電極接觸單元以外部分的步驟；用刻蝕步驟除去第1保護層和上部化合物半導體層，露出與上述金屬電極層接觸的上述活性層的步驟；用第2保護層覆蓋在刻蝕步驟中露出的基片、半導體薄膜和第1保護層的步驟；對上述第2保護層構圖，露出上述活性層的步驟；形成上述金屬電極層的步驟。
22.一種霍爾元件的制造方法，其特征在于包括在由InX1Ga1-X1AsY1Sb1-Y1(0≤X1≤1，0≤Y1≤1)構成的活性層的上下，形成配置了具有比該活性層大的禁帶寬度的含Sb的化合物半導體層的半導體薄膜的步驟；在上述半導體薄膜的形成步驟后，形成第1保護層的步驟；使用已構圖的該第1保護層作為掩模，通過刻蝕除去半導體薄膜的磁敏單元和電極接觸單元以外部分的步驟；用第2保護層覆蓋在刻蝕步驟中露出的基片、半導體薄膜和第1保護層的步驟；用刻蝕步驟除去第2保護層、第1保護層和上部化合物半導體層，露出與上述金屬層接觸的上述活性層的步驟；用第3保護層覆蓋在刻蝕步驟中露出的半導體薄膜和第2保護層的步驟；對上述第3保護層構圖，露出上述活性層的步驟，和形成上述金屬電極層的步驟。
23.根據權利要求18到22中任一項所述的霍爾元件的制造方法，其特征在于上述第1保護層是SiO2，上述第2保護層是Si3N4。
24.根據權利要求18到22中任一項所述的霍爾元件的制造方法，其特征在于在GaAs或Si的基片上形成上述半導體薄膜，上述活性層是InAs，上述化合物半導體層是AlZ1Ga1-Z1AsY2Sb1-Y2(0≤Z1≤1，0≤Y2≤0.3)。
全文摘要
本發明提供化合物半導體疊層構造體、霍爾元件和霍爾元件的制造方法。可以穩定地提供電子遷移率和薄膜電阻高，并且溫度特性優越的量子阱型化合物半導體的疊層體，因此，可以在工業上提供靈敏度高電力消耗低，并且溫度特性也優越的霍爾元件。層疊由Al、Ga、In、As和P中至少2種元素和Sb構成的第1和第2化合物半導體層和In
文檔編號H01L29/02GK1615551SQ0380229
公開日2005年5月11日 申請日期2003年1月15日 優先權日2002年1月15日
發明者渡邊隆行, 柴田佳彥, 氏原剛志, 吉田孝志, 大山明彥 申請人:旭化成電子株式會社