專利名稱：數據存儲裝置中存儲單元的選擇的制作方法
技術領域：
本發明涉及數據存儲裝置，更具體地說，涉及數據存儲裝置中存儲單元的選擇。
背景技術：
磁隨機存取存儲器(MRAM)是一種被視為閃存的替代品的非易失性存儲器。MRAM具有比閃存低的功耗，它可以比閃存快得多地執行寫操作，并且具有比閃存更大的可縮放性。
值得稱道的是MRAM存儲單元的高效而緊密的布局。提高效率和增加密度可以提高存儲器容量和降低MRAM裝置的成本。一個有待提高的領域是用于在讀寫操作期間選擇存儲單元的電路。
發明內容
根據本發明的一個方面，數據存儲裝置包括多個具有串聯的受控電流路徑的分流元件以及多個具有可編程阻態的存儲單元。每個存儲單元連接在對應的分流元件的受控電流路徑兩端。
從結合附圖、舉例說明本發明原理的以下詳細說明中將明白本發明的其它方面和優點。
圖1說明根據本發明實施例的第一數據存儲裝置。
圖2a和2b說明讀寫操作期間的第一數據存儲裝置。
圖3說明第一數據存儲裝置的示范布置圖。
圖4說明根據本發明實施例的第二數據存儲裝置。
圖5a和5b說明讀寫操作期間的第二數據存儲裝置。
具體實施例方式
參考圖1，第一數據存儲裝置110包括存儲單元114的陣列112、沿存儲單元114的各行延伸的字線116以及沿存儲單元114的各列延伸的位線118。每個存儲單元114位于字線116和位線118的交叉點上。
每個存儲單元114可以包括至少一個磁隧道結。典型的磁隧道結包括參考層、數據層和夾在數據層與參考層之間的絕緣隧道勢壘。當參考層和數據層的磁化在同一方向時，可以說磁隧道結的取向是“平行的”。當參考層和數據層的磁化處于相反方向時，可以說磁隧道結的取向是“反平行的”。磁隧道結的電阻隨該磁隧道結的相對取向而變。磁隧道結在磁化取向為平行時具有第一阻態(RN)，在磁化取向為反平行時具有第二阻態(RN+ΔR)。
第一數據存儲裝置110還包括讀/寫(R/W)電路，用于在寫操作期間將寫電流加到交叉于所選存儲單元114的字線116和位線118，以及用于在讀操作期間讀出所選存儲單元114的阻態。R/W電路包括多個分流FET 120。在每一列中，分流FET 120的漏-源路徑以串聯方式連接。
每個分流FET 120的漏-源路徑還以分流方式連接在對應的存儲單元114兩端。
當分流FET 120導通時，其漏-源電阻(RON)(在數量級上)遠遠小于其對應存儲單元114中磁隧道結的電阻。因此，RON＜＜RN＜(RN+ΔR)。當分流FET 120截止時，其漏-源電阻(ROFF)(在數量級上)遠遠大于其對應存儲單元中磁隧道結的電阻。因此，ROFF＞＞(RN+ΔR)＞RN。
字線116連接到分流FET 120的柵極。每個字線116連接到一行分流FET柵極。
讀/寫電路還包括多個“組選”FET 122。每個組選FET 122具有一個漏-源路徑，它將串聯路徑的分支連接到其對應的位線118。組選信號(GS)被提供給組選FET 122的柵極。
讀/寫電路還包括讀/寫行選擇邏輯124、行電流源126、讀/寫列選擇邏輯和列電流源128、列電壓源130以及讀出放大器132。列電壓源130包括寫選擇FET 134和讀選擇FET 136。每個寫選擇FET 134的漏-源路徑連接在對應的位線118和供電電壓(Vdd/2)源之間。為寫選擇FET 134的柵極提供寫選擇信號(WS1-WS4)。每個讀選擇FET 136的漏-源路徑連接在對應的位線118和讀電壓(V讀)源之間。為讀選擇FET 136的柵極提供讀選擇信號(RS1-RS4)。
參考圖2a，其中說明FET 120、122、134和136在對所選存儲單元114(所選存儲單元114劃有圓圈)執行寫操作期間的通-斷狀態。組選FET 122截止，從而阻止寫電流流經存儲單元114。讀/寫行選擇邏輯124和行電流源126將地址(A0…AN)解碼并使第一寫電流(IW1)流經穿過所選存儲單元114的字線116。讀選擇信號(RS1-RS4)使讀選擇FET 136截止。寫選擇信號(WS1、WS2和WS4)使連接到未穿過所選存儲單元114的位線118的寫選擇FET 134截止。寫選擇信號(WS3)使連接到穿過所選存儲單元114的位線118的寫選擇FET 134導通。這使讀/寫列選擇邏輯和列電流源128向穿過所選存儲單元114的位線118提供第二寫電流(IW2)。這兩個寫電流(IW1和IW2)創建磁場，當進行組合時，使所選磁隧道結的數據層的磁化取向為所需方向。通過設置第二寫電流(IW2)的方向寫入邏輯[1]或邏輯
。
參考圖2b，其中說明FET 120、122、134和136在對所選存儲單元114(所選存儲單元114劃有圓圈)執行讀操作期間的狀態。行和列電流源126和128不在讀操作期間向字線116和位線118提供寫電流。組選FET 122被導通，使讀電流可以流過所選存儲單元114。寫選擇信號(WS1-WS4)使寫選擇FET 134截止。讀選擇信號(RS1、RS2和RS4)使未穿過所選存儲單元114的位線118所連接的讀選擇FET136截止。讀選擇信號(RS3)使穿過所選存儲單元114的位線118所連接的讀選擇FET 136導通。讀/寫行選擇邏輯124對地址(A0…AN)解碼并且使穿過所選存儲單元114的字線116所連接的分流FET 120截止。讀/寫行選擇邏輯124使未穿過所選存儲單元114的字線116所連接的分流FET 120導通。結果，讀電壓(V讀)通過電阻和讀選擇FET 136提供到所選的位線118。讀電流從位線118流經分流FET 120的串聯源-漏路徑，直至到達所選存儲單元114。因為跨所選存儲單元114兩端連接的分流FET 120截止，所以讀電流流經所選存儲單元114。然后，讀電流繼續流經分流FET 120的其余串聯漏-源路徑，到達地電位。因此，分流FET 120使讀電流繞過未選的存儲單元114。
讀出放大器132讀出位線118上的電壓V3以確定阻態，從而確定所選存儲單元114的邏輯值。因為RON＜＜RN，所以分流FET 120上的電壓降相對于所選存儲單元114上的電壓降而言比較低。
現在參考圖3，其中說明第一數據存儲裝置110的一列的示范布置圖。分流FET 120的列是在基片310中形成的。每個分流FET 120具有漏極312和源極314。相鄰分流FET 120共用漏極312或源極314。
字線116還充當分流FET 120的柵極。因此，每個字線116充當一行分流FET 120的柵極。
一列磁隧道結114在字線116之上形成，但是磁隧道結114通過電介質與字線116之間電絕緣。每個磁隧道結114通過導體316a和316b連接在其對應的分流FET 120的漏極312和源極314之間。因此，分流FET 120的漏-源路徑(即受控電流路徑)被串聯，每個磁隧道結114連接在對應的分流FET 120的漏-源路徑兩端。
位線118跨過一列磁隧道結114。電介質使位線118與磁隧道結114電絕緣。
組選FET 122包括源極320、漏極322和柵極324。組選FET 122的漏-源路徑耦合在位線118與第一個分流FET 120的漏-源路徑之間。組選FET 122可以與第一個分流FET 120共用相同的漏極322。
寫電流的大小通常比讀電流大。因為字線116和位線118與導體316a和316b是分開的，所以字線116和位線118具有比導體316a和316b大的橫截面積。通過減小導體316a和316b的尺寸可以使字線116和位線118移近磁隧道結114。
本發明不限于基于磁隧道結的存儲單元。所述存儲單元還可以基于其它類型的磁阻存儲元件。
本發明甚至也不限于磁阻存儲元件。例如，存儲單元可以包括相變元件。相變元件包括可以編程為非晶態或晶態的材料(例如，InSe)。相變材料在非晶態時的電阻可以比晶態時的電阻高。阻態的差異可以是若干數量級，這給出良好的信噪比并且可以允許每個單元有多位。相變材料的電阻在晶態時的數量級高于分流FET的導通電阻。
現在參考圖4，其中說明第二數據存儲裝置410。第二數據存儲裝置410包括存儲單元414的陣列412。存儲單元414包括相變元件。
第二數據存儲裝置410還包括字線和位線416和418、多個分流FET 420和多個組選FET 422。每個分流FET 420的受控電流路徑連接在對應的存儲單元414兩端。組選FET 422將串聯的漏-源路徑的分支連接到位線418。每個字線416連接到一行分流FET的柵極。
讀/寫行選擇邏輯424向分流FET 420的柵極發送通/斷信號。讀允許邏輯426包括用于將讀出放大器428連接到穿過所選存儲單元414的位線418的開關。
列電壓源430在寫操作期間向所選存儲單元414提供一個或多個電壓脈沖。向所選存儲單元施加至少一個大振幅窄脈沖會加熱并快速驟冷其相變材料。結果，所選存儲單元414的相變材料變成非晶態。向所選存儲單元414施加較長的中等振幅脈沖會使其相變材料退火。結果，所選存儲單元414的相變材料變成晶態。
列電壓源430包括寫選擇FET 432和讀選擇FET 434。每個寫選擇FET 432的漏-源路徑連接在對應的位線418和寫電壓脈沖(V寫)源之間。為寫選擇FET 432的柵極提供寫選擇信號(WS1-WS4)。每個讀選擇FET 434的漏-源路徑連接在對應的位線118和讀電壓(V讀)源之間。向讀選擇FET 434的柵極提供讀選擇信號(RS1-RS4)。寫電壓脈沖(V寫)的振幅大于讀電壓(V讀)的振幅。讀電壓(V讀)的振幅應該在對所選存儲單元414執行讀操作期間不導致相變。
參考圖5a，其中說明FET 420、422、432和434在對所選存儲單元414(所選存儲單元414劃有圓圈)執行寫操作期間的狀態。組選FET 422導通，讀允許邏輯426斷開所有位線418與讀出放大器428的連接。讀/寫行選擇邏輯424對地址(A0…AN)解碼，并且使除穿過所選存儲單元414的字線416所連接的分流FET 420之外的所有分流FET 420導通。讀選擇信號(RS1-RS4)使讀選擇FET 434截止。寫選擇信號(WS1、WS2和WS4)使未穿過所選存儲單元414的位線418所連接的寫選擇FET 432截止。寫選擇信號(WS3)使連接到穿過所選存儲單元414的位線418的寫選擇FET 432導通。寫電壓脈沖(V寫)通過導通的寫選擇FET432發送到所選存儲單元414。所產生的脈沖的振幅和寬度經過控制，從而將相變元件設置到所需狀態。
參考圖5b，其中說明FET 420、422、432和434在對所選存儲單元414(所選存儲單元414劃有圓圈)執行讀操作期間的狀態。組選FET 422導通，讀允許邏輯426對地址(B0…BN)解碼，并將讀出放大器428連接到穿過所選存儲單元414的位線。讀/寫行選擇邏輯424對地址(A0…AN)解碼，使除穿過所選存儲單元414的字線416所連接的分流FET 420之外的所有分流FET 420導通。寫選擇信號(WS1-WS4)使寫選擇FET 432截止。讀選擇信號(RS1、RS2和RS4)使未穿過所選存儲單元414的位線418所連接的讀選擇FET 434截止。
讀選擇信號(RS3)使穿過所選存儲單元414的位線418所連接的讀選擇FET 434導通。結果，讀電壓(V讀)通過電阻和讀選擇FET 434加至所選存儲單元414。讀出放大器428讀出電壓(V3)，以確定相變元件的狀態，從而確定所選存儲單元414的邏輯值。
第二數據存儲裝置410的列的布置圖可以與圖3所示第一數據存儲裝置110的布置圖相似。但是，第二數據存儲裝置410的字線416和位線418可以更薄，第二數據存儲裝置410的導體(將相變元件連接到源極和漏極)可以制造得較厚，以便處理寫脈沖。
圖1、2a、2b、4、5a和5b說明了單陣列的存儲元件。然而，數據存儲裝置110和410不限于單陣列。例如，數據存儲裝置可以包括多個陣列。讀出放大器可以被一個以上的陣列共用。組選FET可以用于在讀操作期間選擇陣列。
本發明不限于所述和所表示的特定實施例。相反，本發明根據所附權利要求書來解釋。
權利要求
1.一種數據存儲裝置(110，410)，它包括具有串聯的受控電流路徑的多個分流元件(120，420)；以及具有可編程阻態的多個存儲單元(114，414)，每個存儲單元(114，414)連接在對應的分流元件(120，420)的受控電流路徑兩端。
2.如權利要求1所述的裝置，其特征在于，所述存儲單元(114，414)具有遠遠高于所述分流元件(120，420)的導通電阻的電阻以及遠遠低于所述分流元件(120，420)的截止電阻的電阻。
3.如權利要求1所述的裝置，其特征在于還包括多個位線(118，418)；所述分流元件(120，420)形成多個串聯的受控電流路徑的多個分支，每個分支連接到位線(118，418)。
4.如權利要求1所述的裝置，其特征在于還包括多個字線(116，416)；每個字線(116，416)控制一行分流元件(120，420)。
5.如權利要求1所述的裝置，其特征在于還包括多個字線和位線(116，416和118，418)；每個存儲單元(114，414)位于所述字線(116，416)之一與所述位線(118，418)之一的交叉點。
6.如權利要求1所述的裝置，其特征在于，所述存儲單元(414)包括相變存儲元件。
7.如權利要求6所述的裝置，其特征在于還包括用于在讀和寫操作期間將讀電壓和寫電壓脈沖加至所述存儲單元(414)中的選定單元的裝置(424，426，430)。
8.如權利要求1所述的裝置，其特征在于，所述存儲單元(414)包括磁隧道結。
9.如權利要求8所述的裝置，其特征在于還包括用于在寫操作期間將反轉磁場加至所述存儲單元(114)中的選定單元以及在讀操作期間將讀電壓加至所述存儲單元(114)中的選定單元的裝置(124，126，128，130)。
10.如權利要求1所述的裝置，其特征在于，所述分流元件(120，420)是場效應晶體管，每個場效應晶體管具有連接在對應存儲單元(114，414)兩端的漏-源路徑，所述裝置還包括用于在讀操作期間控制所述場效應晶體管的電路(124，128，424，426)，所述電路(124，128，424，426)通過使連接在未選的存儲單元(114和414)兩端的場效應晶體管導通以及使連接在所選存儲單元(114和414)兩端的場效應晶體管截止來控制所述場效應晶體管。
全文摘要
一種數據存儲裝置(110，410)包括具有串聯的受控電流路徑的多個分流元件(120，420)以及具有可編程阻態的多個存儲單元(114，414)。每個存儲單元(114，414)連接在對應的分流元件(120，420)的受控電流路徑兩端。
文檔編號H01L21/8246GK1506970SQ0315488
公開日2004年6月23日 申請日期2003年8月18日 優先權日2002年11月18日
發明者L·T·特蘭, L T 特蘭 申請人:惠普開發有限公司