專利名稱：：制造半導體器件接觸插塞的方法
技術領域：
：本發明涉及制造半導體器件接觸插塞的方法。更具體地，所公開的方法可形成穩定落著插塞多晶硅(stablelandingplugpoly)(LPP)，其方式是進行層間絕緣薄膜與作為插塞材料多晶硅層的化學機械拋光(CMP)工藝，利用含有氧化劑的酸性漿料，使氧化物薄膜與多晶硅層的表面凹陷現象降至最低。
背景技術：
：為提供小、高容量及高度集成的半導體器件，在形成半導體器件的晶體管、位線及電容器之后，必須進行接觸插塞的形成工藝，其可電連接至各器件，即晶體管、位線及電容器。一般而言，當進行接觸插塞的形成工藝時，必須進行平坦化工藝，其方式是利用單一漿料同時拋光多層，以形成具有高長徑比的接觸插塞。但是，當僅使用單一漿料拋光多層薄膜時，各層在不同拋光速度下被拋光，意即具有不同拋光選擇比，臺階差異(stepdifference)在諸層中產生。結果，難以應用各種用于精制的后續工藝。具體地，臺階差異更強烈地產生于層間絕緣薄膜上，該薄膜在比其他層高的拋光速度下被拋光。因此，在拋光工藝中產生的各層的副產物、以及漿料的磨料殘留物被充填在層間絕緣薄膜的上部中。結果，產生器件插塞之間的缺陷，譬如電橋(bridge)。圖1a至1d概要地說明制造半導體器件接觸插塞的傳統方法。參考圖1a，界定有源區域的溝槽型器件隔離薄膜12在硅襯底11上形成。并使字線導電層(未示出)與硬掩膜(hardmaskfilm)(未示出)，即氮化物薄膜，在襯底11的單元區域上形成，并被連續地蝕刻。結果，形成字線圖樣16，其中硬掩膜圖樣14形成于字線導電層圖樣13上。參考圖1b，隔離壁15于字線圖樣16的側面上形成。層間絕緣薄膜17于所形成結構的整個表面上形成。參考圖1c，使用落著插塞接觸掩膜(未示出)選擇性地蝕刻層間絕緣薄膜17，以形成供插塞用的接觸孔(未示出)。在多晶硅層(未示出)被沉積于包括供插塞用的接觸孔(未示出)的所形成結構的整個表面上之后，使用層間絕緣薄膜17作為蝕刻阻擋層薄膜，進行拋光工藝，以沉積多晶硅層18在供插塞用的接觸孔處。參考圖1d，利用常規堿性CMP漿料(slurry)，對多晶硅層18及層間絕緣薄膜17的整個表面上的氧化物薄膜進行CMP工藝，直到硬掩膜圖樣14曝露為止，以形成插塞多晶硅19。于上述CMP工藝中使用的堿性漿料為氧化物薄膜用的常規CMP漿料，具有8至12的pH值，包含磨料，譬如膠態或煙霧狀SiO2或Al2O3。一般而言，必須使用在多層之間具有相近拋光速度的漿料，來去除多層膜。但是，由于傳統拋光工藝使用氧化物薄膜用的堿性漿料來進行，故層間絕緣薄膜與多晶硅層的拋光選擇比高于硬掩膜的拋光選擇比，且層間絕緣薄膜的拋光選擇比高于多晶硅層的。結果，層間絕緣薄膜具有最高拋光速度。當進行CMP工藝以形成落著插塞多晶硅，直到由氮化物薄膜形成的硬掩膜絕緣薄膜外露為止時，嚴重表面凹陷(dishing)在層間絕緣薄膜與多晶硅層上產生。在具有更高拋光選擇比的層間絕緣薄膜上的表面凹陷20b，比在多晶硅層上的表面凹陷20a更嚴重地產生。層間絕緣薄膜的表面凹陷需要其他氧化物薄膜的另一個沉積工藝，以防止薄膜的表面形態在后續工藝中被轉變。CMP工藝所造成的拋光殘留物因表面凹陷21a與21b而被充填在層間絕緣薄膜的上部中。結果，產生落著插塞多晶硅的缺陷22，因為殘留物未在后續清洗工藝中被去除(參閱圖2a與2b)。此些缺陷在后續接觸工藝中，于接觸插塞間形成電橋，于是使器件的良率、特性及可靠性下降。因此，難以實現器件的高度集成。
發明內容本發明提供一種制造半導體器件的接觸插塞的方法，其中，利用用于氧化物薄膜的對各層具有相近的選擇性的CMP漿料，薄膜的表面凹陷現象被降至最低。根據本發明的一個方面，提供一種制造半導體器件接觸插塞的方法，包括在半導體襯底上形成字線圖樣，其具有字線導電材料與硬掩膜氮化物薄膜的連續堆疊結構；形成氮化物薄膜隔離壁于字線圖樣的側面上；形成平坦化層間絕緣薄膜于字線圖樣上；蝕刻該層間絕緣薄膜直到露出該襯底，以形成接觸孔；形成多晶硅層于其中形成有接觸孔的層間絕緣薄膜的表面上；以及在多晶硅層與層間絕緣薄膜上，使用氧化物薄膜用的酸性化學機械拋光漿料，進行化學機械拋光工藝，直到硬掩膜氮化物薄膜露出為止，該漿料具有2至7的pH值，含有氧化劑。根據本發明的另一個方面，提供一種制造半導體器件接觸插塞的方法，包括在半導體襯底上形成字線圖樣，其具有字線導電材料與硬掩膜氮化物薄膜的連續堆疊結構；形成氮化物薄膜隔離壁于字線圖樣的側面上；形成平坦化層間絕緣薄膜于字線圖樣上；蝕刻該層間絕緣薄膜直到露出該襯底，以形成接觸孔；形成多晶硅層于其中形成有接觸孔的層間絕緣薄膜的表面上；以及在多晶硅層與層間絕緣薄膜上，使用氧化物薄膜用的化學機械拋光漿料，進行化學機械拋光工藝，該漿料具有2至7的pH值，含有含量為1至40vol％的H2O2。圖1a至1d概要地說明制造半導體器件接觸插塞的傳統方法；圖2a與2b為SEM照片，顯示圖1d的傳統接觸插塞的平面與橫截面圖；圖3a至3d概要地說明根據本公開內容制造半導體器件接觸插塞的所公開方法；圖4a與4b為SEM照片，說明圖3c接觸插塞的頂部視圖與橫截面；圖5a與5b為SEM照片，顯示圖3d的接觸插塞的平面與橫截面圖；以及圖6為曲線圖，說明當薄膜在晶片上使用所公開的CMP漿料拋光時的拋光速度。附圖中的附圖標記說明如下11，31硅襯底12，32隔離薄膜13，33字線導電層圖樣14，34硬掩膜圖樣15，35隔離壁16，36字線圖樣17，37層間絕緣薄膜18，38多晶硅層19，39插塞多晶硅20，21表面凹陷22缺陷具體實施方式本發明公開一種制造半導體器件接觸插塞的方法。所公開的用于制造半導體器件接觸插塞的方法，包括在半導體襯底上形成字線圖樣，其具有字線導電材料與硬掩膜氮化物薄膜的連續堆疊結構；形成氮化物薄膜隔離壁于字線圖樣的側面上；形成平坦化層間絕緣薄膜于字線圖樣上；蝕刻該層間絕緣薄膜直到露出該襯底，以形成接觸孔；形成多晶硅層于其中形成有接觸孔的層間絕緣薄膜的表面上；以及在多晶硅層與層間絕緣薄膜上，使用氧化物薄膜用的酸性CMP漿料，進行化學機械拋光(CMP)工藝，直到硬掩膜氮化物薄膜露出為止，該漿料具有2至7的pH值，含有氧化劑。該氧化劑包括過氧化氫(H2O2)、高碘酸(H2IO6)、硝酸鐵[Fe(N3O9)]或其組合。優選使用H2O2作為該氧化劑。基于CMP漿料，氧化劑的存在量范圍從1至40vol％(體積百分數)，更優選為20至30vol％。pH值為2至5的此酸性漿料包含磨料，該磨料選自氧化硅(SiO2)、氧化鈰(CeO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)及其組合所構成的組。基于CMP漿料，磨料的存在量范圍從10至50wt％，更優選為25至35wt％。一般而言，傳統上使用pH值為10至13的強堿漿料(alkalislurry)作為氧化物薄膜用的漿料。由于強堿漿料包含許多OH-基團，故表面凹陷現象在氧化物薄膜上產生，此系由于其在CMP工藝期間化學分解所致。但是，本發明的供氧化物薄膜用的酸性漿料可防止氧化物薄膜的化學分解，因其包含比OH-基團更多的H+基團。由于本發明的氧化物簿膜用的酸性漿料對于多晶硅層比對于氧化物薄膜具有更低的拋光選擇比，故所公開的酸性漿料包含氧化劑，以改善對多晶物質的拋光選擇比。優選的是，多晶硅層使用自P-摻雜非晶硅薄膜、P-摻雜多晶硅薄膜、P-摻雜外延生長硅薄膜(P-dopedepitaxialsiliconfilm)、及其組合所構成的組中選出的一種形成。所公開的制造方法將參照附圖詳細描述。圖3a至3d概要地說明根據此公開內容制造半導體器件的接觸插塞的所公開的方法。參考圖3a，界定有源區域的溝槽型器件隔離薄膜32在硅襯底31上形成。且字線導電層(未示出)與硬掩膜(未示出)，即氮化物薄膜，于襯底31的單元區域上形成，并接著被蝕刻。結果，形成字線圖樣36，其中硬掩膜圖樣34于字線導電層圖樣33上形成。優選的是，硬掩膜由氮化物薄膜所組成，而字線導電層由SiON或有機底ARC層(organicbottomARClayer)所組成。參考圖3b，隔離壁35于字線圖樣36的側面上形成。平坦化層間絕緣薄膜37于所形成結構的整個表面上形成。優選的是，絕緣薄膜隔離壁使用氮化物薄膜形成，而層間絕緣薄膜由具有優越流動性的絕緣村料所組成，譬如BPSG(硼磷硅酸鹽玻璃)或HDP(高密度等離子體)氧化物薄膜。參考圖3c，層間絕緣薄膜37使用落著插塞接觸掩膜(未示出)選擇性地蝕刻，以形成供插塞用的接觸孔(未示出)。在多晶硅層(未示出)被沉積在包括供插塞用的接觸孔(未示出)的所形成結構的整個表面上之后，使用層間絕緣薄膜37作為蝕刻阻擋層薄膜進行拋光工藝，以在供插塞用的接觸孔(未示出)處沉積多晶硅層38。優選的是，多晶硅層由P-摻雜非晶硅薄膜、P-摻雜多晶硅薄膜、P-摻雜外延生長硅薄膜、或其組合所組成。此處，供插塞用的接觸孔優選地使用“T”型落著插塞多晶硅(參閱圖4a)形成。且在圖3c的SEM照片中，顯示插塞的多晶硅在接觸區域上形成(參閱圖4b)。參考圖3d，CMP工藝利用所公開的供氧化物薄膜用的CMP漿料，在多晶硅層38與層間絕緣薄膜37的整個表面上進行，直到硬掩膜圖樣34露出為止。結果，形成插塞多晶硅39。應明了的是，可形成具有很少受損部分的接觸插塞，因為根據所公開的制造方法形成的插塞多晶硅的橫截面上幾乎不產生表面凹陷(參閱圖5a與5b)。所公開的供氧化物薄膜用的酸性CMP漿料將參考下文實例更詳細地描述，其并不意欲成為限制。A.所公開的漿料的制備制備例1于含有30wt％作為磨料的SiO2的94wt％供氧化物薄膜用的酸性CMP漿料中，添加6wt％H2O2，并攪拌。然后，將所形成的混合物進一步攪拌約30分鐘，直到混合物完全混合且穩定為止。結果，制成所公開的漿料。B.使用所公開漿料在諸層中的拋光速度的比較比較例1使硅層沉積在層間絕緣薄膜的整個表面上，該薄膜包括供插塞用的接觸孔。然后，在硅層與層間絕緣薄膜上，使用不具有氧化劑的傳統堿性CMP漿料，進行CMP工藝，直到硬掩膜氮化物薄膜露出為止。CMP工藝藉軌道系統CMP設備，在3psi頭壓(headpressure)和600rpm的臺板轉數下進行。此處，經拋光的氧化物薄膜與經拋光的多晶硅層的厚度在第一次實驗中分別為2609與1821，而在第二次實驗中分別為2620與1342。表明，氧化物薄膜/多晶硅層在第一次實驗中具有1.43的拋光選擇比，而在第二次實驗中具有1.95的拋光選擇比，平均為1.69。結果，顯然氧化物薄膜比多晶硅層更迅速地被拋光(參閱圖6)。實例1使硅層沉積在層間絕緣薄膜的整個表面上，該薄膜包括供插塞用的接觸孔。然后，在硅層與層間絕緣薄膜上，使用所公開的得自制備實例1的CMP漿料，進行CMP工藝，直到硬掩膜氮化物薄膜露出為止。此CMP工藝的條件與比較例1相同。結果，經拋光的氧化物薄膜與多晶硅層的厚度在第一次實驗中分別為1437與5292，在第二次實驗中分別為1429與5684。表明，氧化物薄膜/多晶硅層在第一次實驗中具有0.25的拋光選擇比，而在第二次實驗中具有0.27的拋光選擇比，平均為0.26。結果，表明多晶硅層比氧化物薄膜更迅速地被拋光(參閱圖6)。正如實驗結果所顯示，當CMP工藝在氧化物薄膜與多晶硅層上，使用所公開的含有氧化劑的酸性CMP漿料進行時，多晶硅層具有比氧化物薄膜多兩倍或更多倍的更快的拋光速度。結果，多晶硅層可容易地被拋光。如前文所討論的，其中表面凹陷現象在層間絕緣薄膜與多晶硅層上被降至最低的接觸插塞，可經由CMP工藝，使用所公開的含有氧化劑的酸性CMP漿料形成，因為層間絕緣薄膜與多晶硅層，在用于形成插塞多晶硅的工藝中，與使用不具有氧化劑的傳統堿性CMP漿料的CMP工藝比較，具有相反的拋光選擇比。因此，器件特性的劣化可被防止，這造成半導體器件的特性與可靠性的改善，以制造高度集成的半導體器件。權利要求1.一種制造半導體器件接觸插塞的方法，包括在半導體襯底上形成字線圖樣，其具有字線導電材料與硬掩膜氮化物薄膜的順序堆疊結構；形成氮化物薄膜隔離壁于字線圖樣的側面上；形成平坦化層間絕緣薄膜于字線圖樣上；蝕刻該層間絕緣薄膜直到露出該襯底，以形成接觸孔；形成多晶硅層于其中形成有接觸孔的層間絕緣薄膜的表面上；以及在多晶硅層與層間絕緣薄膜上，使用氧化物薄膜用的酸性化學機械拋光漿料，進行化學機械拋光工藝，直到硬掩膜氮化物薄膜露出為止，該漿料具有2至7的pH值，含有氧化劑。2.根據權利要求1的方法，其中，該氧化劑自過氧化氫(H2O2)、高碘酸(H2IO6)、硝酸鐵[Fe(N3O9)]和其組合所組成的組中選出。3.根據權利要求1的方法，其中，基于化學機械拋光漿料，氧化劑的存在量范圍從1至40vol％。4.根據權利要求1的方法，其中，基于化學機械拋光漿料，氧化劑的存在量范圍從20至30vol％。5.根據權利要求1的方法，其中，酸性漿料具有2至5的pH值。6.根據權利要求1的方法，其中，酸性漿料包含磨料，該磨料選自氧化硅(SiO2)、氧化鈰(CeO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)及其組合所構成的組。7.根據權利要求6的方法，其中，基于化學機械拋光漿料，磨料的存在量范圍從10至50wt％。8.根據權利要求7的方法，其中，基于化學機械拋光漿料，磨料的存在量范圍從25至35wt％。9.根據權利要求1的方法，其中，多晶硅層使用自P-摻雜非晶硅薄膜、P-摻雜多晶硅薄膜、P-摻雜外延生長硅薄膜、及其組合所構成的組中選出的一種形成。10.根據權利要求1的方法，其中，字線導電材料由SiON或有機底ARC層形成。11.根據權利要求1的方法，其中，層間絕綠薄膜由硼磷硅酸鹽玻璃或高密度等離子體氧化物薄膜形成。12.一種制造半導體器件接觸插塞的方法，包括在半導體襯底上形成字線圖樣，其具有字線導電材料與硬掩膜氮化物薄膜的順序堆疊結構；形成氮化物薄膜隔離壁于字線圖樣的側面上；形成平坦化層間絕緣薄膜于字線圖樣上；蝕刻該層間絕緣薄膜直到露出該襯底，以形成接觸孔；形成多晶硅層于其中形成有接觸孔的層間絕緣薄膜的表面上；以及在多晶硅層與層間絕緣薄膜上，使用氧化物薄膜用的化學機械拋光漿料，進行化學機械拋光工藝，該漿料具有2至7的pH值，含有數量為1至40vol％的H2O2。全文摘要本發明公開一種制造半導體器件接觸插塞的方法。化學機械拋光工藝在層間絕緣薄膜與多晶硅層上，利用所公開的含有氧化劑的酸性化學機械拋光漿料進行，藉以使層間絕緣薄膜與多晶硅層的表面凹陷現象降至最低。因此，可防止器件特性的劣化，這造成半導體器件的特性與可靠性的改善，以制造高度集成的半導體器件。文檔編號H01L23/532GK1469454SQ03148450公開日2004年1月21日申請日期2003年6月30日優先權日2002年7月19日發明者權判起,李相益申請人:海力士半導體有限公司