專利名稱：控制溝槽頂部尺寸的方法
技術領域：
本發明涉及一種深溝槽電容器制程，特別涉及一種控制溝槽頂部尺寸的方法。
背景技術：
一個動態隨機存取內存單元(DRAM cell)是由一個晶體管以及一個電容器所構成，目前的平面晶體管設計是搭配一種深溝槽電容器(deep trenchcapacitor)，將三維的電容器結構制作于半導體硅基底內的深溝槽中，可以縮小記憶單元的尺寸與電力消耗，進而加快其操作速度。
請參閱圖1A，其顯示傳統DRAM單元的深溝槽排列的平面圖。應用于折疊位元線(folded bit line)結構中，每一個主動區域中包含有兩條字元線WL1、WL2以及一條位元線BL，其中符號DT代表深溝槽，符號CB代表位元接觸插塞。
請參閱圖1B，其顯示傳統DRAM單元的深溝槽電容器的剖面示意圖。一半導體硅基底10內制作有一深溝槽DT，而深溝槽DT的下方區域制作成為一深溝槽電容器12，其乃由一埋入電極板(buried plate)、一節點介電層(nodedielectric)以及一儲存節點(storage node)所構成。
深溝槽電容器12的制作方法如下所述首先，利用反應性離子蝕刻(RIE)方法，可于p型半導體硅基底10內形成深溝槽DT，然后，經過一重度摻雜氧化物(例如砷玻璃(ASG))以及高溫短時間的退火制程，可使n+型離子擴散至深溝槽DT下方區域，而形成一n+型擴散區14，用來作為深溝槽電容器12的埋入電極板，然后，在深溝槽DT下方區域的內側壁與底部形成一氮化硅層16，用來作為深溝槽電容器12的節點介電層。接著，在深溝槽DT內沉積一n+型摻雜的第一多晶硅層18，并回蝕(recess)第一多晶硅層18至一預定深度，則可用來作為深溝槽電容器12的儲存節點。
完成上述深溝槽電容器12之后，先于深溝槽DT上方區域的側壁上制作一領型介電(collar dielectric)層20，再于深溝槽DT上方區域內制作一n+型摻雜的第二多晶硅層22，再繼續制作一第三多晶硅層24。接著則可進行一淺溝隔離(STI)結構26、字元線WL1、WL2、源/汲極擴散區域28、位元接觸插塞CB以及位元線BL等制程。淺溝隔離結構26是用來區分兩相鄰的DRAM單元。
此外，為了連接深溝槽電容器12以及表面的電晶體，深溝槽DT的頂部開口周圍的硅基底10內形成有一埋入帶外擴散(buried strap outdiffusion)區域30，亦稱之為一節點接合接口(node junction)，其形成方式是由第二多晶硅層22內的n+型離子經由第三多晶硅層24而向外擴散至鄰近的硅基底10中。因此，第三多晶硅層24也稱為一埋入帶(buried strap)24。領型介電層20的目的是使隔絕埋入帶外擴散區域30與埋入電極板14之間達到有效的隔絕，以防止此處的漏電流問題危害DRAM單元的保留時間(retention time)。
然而，領型介電層20的傳統制作會加大深溝槽DT的頂部開口尺寸，如此會影響主動區域AA與深溝槽DT的重疊容忍度以及埋入帶外擴散區域30的分布，特別是，會縮短源/汲極擴散區域28與埋入帶外擴散區域30之間的重疊邊緣區域L，進而導致埋入帶外擴散區域30處發生嚴重的漏電流，并影響次電壓(sub-Vt)的表現。
請參閱圖2A至2E，其顯示傳統領型介電層制程的剖面示意圖。如圖2A所示，一P型半導體硅基底10已經完成深溝槽電容器12的制作，包含有一氮化硅墊層32、一深溝槽DT、一n+型擴散區14、一氮化硅層16以及一n+型摻雜的第一多晶硅層18。然后，如圖2B所示，去除深溝槽DT上方區域的氮化硅層16并進行第一多晶硅層18的回蝕刻步驟之后，利用氧化方法于硅基底10的暴露表面上長成一第一氧化硅層34，用以覆蓋深溝槽DT上方區域的側壁，可確保n+型擴散區14與后續制作的埋入帶外擴散區域30之間的絕緣效果。接著，如圖2C所示，利用CVD方式沉積一第二氧化硅層36，再以非等向性干蝕刻方式去除第一多晶硅層18頂部的第二氧化硅層36。
接著，如圖2D所示，于深溝槽DT內沉積一n+型摻雜的第二多晶硅層22，并回蝕刻第二多晶硅層22至一預定深度，最后，如圖2E所示，利用濕蝕刻方式去除部份第一氧化硅層34以及第二氧化硅層36，直至凸出第二多晶硅層22的頂部，則殘留的第一氧化硅層34以及第二氧化硅層36用作一領型介電層20。
不過，由于第一氧化硅層34的氧化成長過程會使一部份的硅基底10轉變成為SiO2，因此后續的濕蝕刻步驟會擴張深溝槽DT頂部開口尺寸，進而縮短源/汲極擴散區域28與埋入帶外擴散區域30之間的重疊邊緣區域L，則愈加惡化漏電流現象與次電壓(sub-Vt)的表現。雖然第一氧化硅層34的制作是造成深溝槽DT頂部開口擴大的最主要因素，但是第一氧化硅層34的氧化成長步驟是相當重要的，若是省略此步驟或是縮小第一氧化硅層34的厚度，則將導致n+型擴散區14與埋入帶外擴散區域30之間發生更嚴重的接合面漏電問題。因此，在必須進行第一氧化硅層34的氧化成長步驟的前提之下，如何改善領型介電層制程以避免擴大深溝槽DT的頂部開口尺寸，是當前亟需探究的重點。
發明內容
本發明的目的在于提供一種控制溝槽頂部尺寸的方法，通過形成一犧牲層于帶外擴散區域以外的深溝槽側壁上，以有效防止深溝槽的頂部尺寸在后續蝕刻制程中快速擴大。
為達成上述目的，本發明提供一種控制溝槽頂部尺寸的方法，包括下列步驟提供一包括一溝槽之基板并形成導電層填入部分該溝槽，形成一間隔層填入部分該溝槽，其間隔層位于導電層上，接著，形成一犧牲層于間隔層上的溝槽側壁，之后，移除間隔層以露出導電層上的溝槽側壁，以及氧化犧牲層和露出之溝槽側壁。
為達成上述目的，本發明提供另一種控制溝槽頂部尺寸的方法，包括下列步驟提供包括一溝槽的基板并形成導電層填入部分該溝槽，形成間隔層填入部分該溝槽，其間隔層位于導電層上，接著，形成一遮蔽層于間隔層上的溝槽側壁，之后，移除間隔層，露出導電層上的溝槽側壁，并以遮蔽層為氧化罩幕，以氧化露出的溝槽側壁。
本發明的特征在于在埋入帶外擴散區域的溝槽側壁表面形成犧牲層，其可以縮減深溝槽DT頂部開口區域大小，因此在成長第一氧化硅層時，其會成長在犧牲層上及其以外的硅基底暴露溝槽側壁表面上。則后續的濕蝕刻步驟不會擴張深溝槽DT頂部開口尺寸。
本發明的另一特征在于在埋入帶外擴散區域的溝槽側壁表面形成一遮蔽層，其可以抑制其本身與深溝槽頂部開口周圍的硅基底轉變成為SiO2，故可使后續成長的氧化硅層選擇性地成長于埋入帶外擴散區域以外的硅基底表面上，則其后的濕蝕刻步驟不會擴張深溝槽DT頂部開口尺寸。
本發明控制溝槽頂部尺寸的方法能防止源/汲極擴散區域與埋入帶外擴散區域之間的重疊邊緣區域縮短，進而有效防止漏電流現象并改善次電壓(sub-Vt)的表現。
圖1A顯示傳統DRAM單元的深溝槽排列的平面圖。
圖1B顯示傳統DRAM單元的深溝槽電容器的剖面示意圖。
圖2A顯示傳統領型介電層制程的剖面示意圖。
圖2B顯示傳統領型介電層制程的剖面示意圖。
圖2C顯示傳統領型介電層制程的剖面示意圖。
圖2D顯示傳統領型介電層制程的剖面示意圖。
圖2E顯示傳統領型介電層制程的剖面示意圖。
圖3A顯示本發明第一實施例的制程剖面示意圖。
圖3B顯示本發明第一實施例的制程剖面示意圖。
圖3C顯示本發明第一實施例的制程剖面示意圖。
圖3D顯示本發明第一實施例的制程剖面示意圖。
圖3E顯示本發明第一實施例的制程剖面示意圖。
圖3F顯示本發明第一實施例的制程剖面示意圖。
圖3G顯示本發明第一實施例的制程剖面示意圖。
圖3H顯示本發明第一實施例的制程剖面示意圖。
圖3I顯示本發明第一實施例的制程剖面示意圖。
圖3J顯示本發明第一實施例的制程剖面示意圖。
圖3K顯示本發明領型介電層制程所應用的DRAM單元的剖面示意圖。
圖4A顯示本發明第二實施例的制程剖面示意圖。
圖4B顯示本發明第二實施例的制程剖面示意圖。
圖4C顯示本發明第二實施例的制程剖面示意圖。
圖4D顯示本發明第二實施例的制程剖面示意圖。
圖4E顯示本發明第二實施例的制程剖面示意圖。
圖4F顯示本發明第二實施例的制程剖面示意圖。
圖4G顯示本發明第二實施例的制程剖面示意圖。
符號說明WL1、WL2-字元線；BL-位元線；DT-深溝槽；CB-位元接觸插塞；10-半導體硅基底；12-深溝槽電容器；14-n+型擴散區；16-氮化硅層；18-第一多晶硅層；20-領型介電層；22-第二多晶硅層；24-第三多晶硅層；26-淺溝隔離結構；28-源/汲極擴散區域；30-埋入帶外擴散區域；
L-重疊邊緣區域；32-氮化硅墊層；34-第一氧化硅層；36-第二氧化硅層。
340、440-半導體基板；342、442-深溝槽電容器；344、444-n+型擴散區；346、446-氮化硅層；348、448-導電層；349、349a、449、449a-間隔層；350-領型介電層；351、351a、351b、451-第一氧化硅層；352、452-墊層；353、453-第二氧化硅層；354、454、354a、454a-犧牲層；358-上部導電層；360-頂部導電層；362-埋入帶外擴散區域；364-淺溝隔離結構；366-源/汲極擴散區域；字元線-WL1、WL2；位元線-BL；深溝槽-DT；位元接觸插塞-CB。
具體實施例方式
為了讓本發明的目的、特征、和優點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖示，作詳細說明如下請參閱圖3A至3J，其顯示本發明控制溝槽頂部尺寸的方法的第一實施例的制程剖面圖。
首先提供一半導體基板340，其半導體基板可以是單晶硅基板，且其內部已經完成一深溝槽電容器342的制作，其包含有一埋入電極板344、一節點介電層346以及一儲存節點348，且埋入電極板348是做為下電極，儲存節點346是做為上電極。深溝槽電容器342的制作方法如下所述以一p型半導體硅基板340為例，通過一墊層352的圖案以及反應性離子蝕刻(RIE)方法，可于硅基板340內形成一深溝槽DT，其深度為5000nm-9000nm，墊層352的材質可為氮化硅。
然后，通過一重度摻雜氧化物(例如砷玻璃(ASG))以及高溫短時間的退火制程，可使n+型離子擴散至深溝槽DT下方區域，而形成一n+型擴散區344，用來作為電容器的埋入電極板。然后，于深溝槽DT的內側壁與底部形成氮化硅層346，再于深溝槽DT內沉積一n+型摻雜的導電層348，其導電層可以是多晶硅，并將導電層348回蝕刻至使其導電層表面低于硅基板表面600nm-1400nm的深度。如此一來，殘留的導電層348用作電容器上電極，而夾設于n+型擴散區344以及導電層348之間的氮化硅層346則用作電容器的節點介電層。
然后，如圖3B所示，移除導電層上的節點介電層。坦覆性的沉積一間隔層349于溝槽中及基板上，其間隔層可以是由四乙氧基硅烷(TEOS)為硅源的二氧化硅所組成。如圖3C所示，回蝕刻以移除基板表面的間隔層349，且回蝕刻溝槽中的間隔層349a使其表面低于半導體基板表面1200-1800nm。接下來，如圖3D所示，順應性的沉積一層厚度為20-70nm的犧牲層354，其犧牲層可以是非晶硅，且其沉積方法為化學氣相沉積法(CVD)。其后，如圖3E所示，以一非等向性蝕刻法，例如反應離子蝕刻法(RIE)或是以氯(CI)為主要蝕刻劑的干蝕刻制程，蝕刻位于間隔層及半導體基板表面的犧牲層，以使犧牲層354a形成于間隔層上的溝槽側壁。
其后，如圖3F所示，以一蝕刻方法移除間隔層349a，其蝕刻方法可以是一含氫氟酸(HF)溶液的濕蝕刻法。移除間隔層后，露出導電層上的溝槽側壁，接著，如圖3G所示，利用氧化方法于硅基板340的暴露溝槽側壁上成長一第一氧化硅層351，用以保護深溝槽DT上方區域的側壁，可確保n+型擴散區344與后續制作的埋入帶外擴散區域之間的絕緣效果。特別注意的是，由于前述步驟完成的犧牲層354a可以縮減深溝槽DT頂部開口區域大小，因此在成長第一氧化硅層351時，其會成長在犧牲層354a上(351a)及其以外的硅基底340暴露溝槽側壁表面上(351b)。
接著，如圖3H所示，利用CVD或其它沉積方式，于深溝槽內沉積一第二氧化硅層353，再以非等向性蝕刻方式去除位于導電層348頂部的第二氧化硅層353，接著，如圖3I所示，于深溝槽內沉積一n+型摻雜的上部導電層358，并回蝕刻層上部導電層358至一預定深度，使其表面低于半導體基板表面。
最后，如圖3J所示，利用濕蝕刻方式去除部份位于犧牲層表面的第一氧化硅層351以及第二氧化硅層353，直至凸出上部導電層358的頂部，并使第一氧化硅層351以及第二氧化硅層353的頂部切齊，則殘留在深溝槽上方區域側壁的第一氧化硅層351以及第二氧化硅層353用作一領型介電層350。
請參閱圖3K，其顯示本發明領型介電層制程所應用的DRAM單元的剖面示意圖，完成上述領型介電層350制程之后，后續則可進行一頂部導電層360(亦稱為一埋入帶360)、一埋入帶外擴散區域362、一淺溝隔離(STI)結構364、一字元線WL1、WL2、一源/汲極擴散區域366、一位元接觸插塞CB以及一位元線BL等制程。這些制程不屬于本發明技術特征，故于此省略說明。
請參閱圖4A至圖4G，其顯示本發明的第二實施例的制程剖面圖。
首先提供一半導體基板440，其半導體基板可以是單晶硅基板，其內部已經完成一深溝槽電容器442的制作，包含有一埋入電極板、一節點介電層以及一儲存節點，其埋入電極板做為下電極且儲存節點做為上電極。深溝槽電容器442的制作方法如下所述以一p型半導體硅基板440為例，通過一墊層452的圖案以及反應性離子蝕刻(RIE)方法，可于硅基板440內形成一深溝槽，其深度為5000nm-9000nm。墊層452的材質可為氮化硅，然后，通過一重度摻雜氧化物(例如砷玻璃(ASG))以及高溫短時間的退火制程，可使n+型離子擴散至深溝槽DT下方區域，而形成一n+型擴散區444，用來作為電容器的埋入電極板。
然后，于深溝槽的內側壁與底部形成氮化硅層446，再于深溝槽內沉積一n+型摻雜的導電層448，其導電層可以是多晶硅，并將導電層448回蝕刻至一預定深度，使其導電層表面低于硅基板表面600nm-1400nm的深度。如此一來，殘留的導電層448用來作電容器的上電極，而夾設于n+型擴散區444以及導電層448之間的氮化硅層446則是用作電容器的節點介電層。
如圖4B所示，移除導電層上的節點介電層，然后，坦覆性的沉積一間隔層449于溝槽中及基板上，其間隔層可以是由四乙氧基硅烷(TEOS)為硅源的二氧化硅所組成。如圖4C所示，回蝕刻間隔層449a以移除基板表面的二氧化硅，且回蝕刻溝槽中的間隔層使其表面低于半導體基板表面1200-1800nm。接下來，如圖4D所示，順應性的沉積一層厚度為20-70nm的遮蔽層454，其遮蔽層可以是氮化硅，且其沉積方法為化學氣相沉積法(CVD)。
其后，如圖4E所示，以一非等向性蝕刻法，例如反應離子蝕刻法(RIE)或是以氯(CL)為主要蝕刻劑的干蝕刻制程，蝕刻位于間隔層及半導體基板表面的遮蔽層，以使遮蔽層454a形成于間隔層之上的溝槽側壁。如圖4F所示，以一蝕刻方法移除間隔層449a，其蝕刻方法可以是一含氫氟酸(HF)溶液的濕蝕刻法，移除間隔層后，露出該導電層上的溝槽側壁。
接著，如圖4G所示，利用氧化方法于硅基板440的暴露溝槽側壁上成長一第一氧化硅層451，用以保護深溝槽DT上方區域的側壁，可確保n+型擴散區444與后續制作的埋入帶外擴散區域之間的絕緣效果。特別注意的是，由于前述步驟完成的遮蔽層454a可以抑制其本身與深溝槽DT頂部開口周圍的硅基底440轉變成為SiO2，因此第一氧化硅層451僅會成長在遮蔽層454a以外的硅基底440暴露表面上，其后續的步驟與本發明的第一實施例相同，請參照圖3H-3J。
雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明，本領域的技術人員所作的修改和潤飾是可以的，但任何不脫離本發明的精神所作的修改，均落入本發明的保護范圍。
權利要求
1.一種控制溝槽頂部尺寸的方法，其特征在于，包括下列步驟提供一包括一溝槽的基板；形成一導電層填入部分該溝槽；形成一間隔層填入部分該溝槽，其中該間隔層位于該導電層上；形成一犧牲層于該間隔層之上的該溝槽側壁；移除該間隔層，露出該導電層上的溝槽側壁；以及氧化該犧牲層和露出的溝槽側壁。
2.根據權利要求1所述的控制溝槽頂部尺寸的方法，其特征在于，所述基板是一單晶硅基板。
3.根據權利要求1所述的控制溝槽頂部尺寸的方法，其特征在于，所述的形成該導電層的步驟包括沉積該導電層于該基板上與該溝槽中；以及回蝕刻該導電層使其表面低于該基板表面。
4.根據權利要求1所述的控制溝槽頂部尺寸的方法，其特征在于，所述的導電層是一多晶硅。
5.根據權利要求1所述的控制溝槽頂部尺寸的方法，其特征在于，所述溝槽形成一電容器，且其中該導電層做為上電極。
6.根據權利要求1所述的控制溝槽頂部尺寸的方法，其特征在于，所述間隔層是一TEOS為硅源的二氧化硅。
7.根據權利要求1所述的控制溝槽頂部尺寸的方法，其特征在于，所述形成該間隔層的步驟包括沉積該間隔層于該基板上與該溝槽中；以及回蝕刻該間隔層使其表面低于該基板表面。
8.根據權利要求1所述的控制溝槽頂部尺寸的方法，其特征在于，所述形成一犧牲層的步驟包括順應性的沉積該犧牲層于該間隔層上，再非等向性蝕刻該犧牲層，以使該犧牲層形成于該間隔層之上的溝槽側壁。
9.根據權利要求1所述的控制溝槽頂部尺寸的方法，其特征在于，所述的形成該犧牲層是一非晶硅。
10.根據權利要求1所述的控制溝槽頂部尺寸的方法，其特征在于，所述溝槽的深度為5000nm-9000nm。
11.一種控制溝槽頂部尺寸的方法，包括下列步驟提供一包括一溝槽之基板；形成一導電層填入部分該溝槽；形成一間隔層填入部分位于該溝槽，其中該間隔層位于該導電層上；形成一遮蔽層于該間隔層之上的該溝槽側壁；移除該間隔層，露出該導電層上的溝槽側壁；以及以遮蔽層為氧化罩幕，以氧化露出之溝槽側壁。
12.根據權利要求11所述的控制溝槽頂部尺寸的方法，其特征在于，所述基板是一單晶硅基板。
13.根據權利要求11所述的控制溝槽頂部尺寸的方法，其特征在于，所述形成該導電層的步驟包括沉積該導電層于該基板上與該溝槽中；以及回蝕刻該導電層使其表面低于該基板表面。
14.根據權利要求11所述的控制溝槽頂部尺寸的方法，其特征在于，所述導電層是一多晶硅。
15.根據權利要求11所述的控制溝槽頂部尺寸的方法，其特征在于，所述溝槽形成一電容器，且其中該導電層做為上電極。
16.根據權利要求11所述的控制溝槽頂部尺寸的方法，其特征在于，所述間隔層是一TEOS為硅源的二氧化硅。
17.根據權利要求11所述的控制溝槽頂部尺寸的方法，其特征在于，所述形成該間隔層的步驟包括沉積該間隔層于該基板上與該溝槽中；以及回蝕刻該間隔層使其表面低于該基板表面。
18.根據權利要求11所述的控制溝槽頂部尺寸的方法，其特征在于，所述形成一遮蔽層的步驟包括順應性的沉積該遮蔽層于該間隔層上，再非等向性蝕刻該遮蔽層，以使該遮蔽層形成于該間隔層之上的溝槽側壁。
19.根據權利要求11所述的控制溝槽頂部尺寸的方法，其特征在于，所述遮蔽層是氮化硅所組成。
20.根據權利要求11所述的控制溝槽頂部尺寸的方法，其特征在于，所述溝槽的深度為5000nm-9000nm。
全文摘要
一種控制溝槽頂部尺寸的方法，其先形成一導電層填入部分位于半導體基板的溝槽，并形成一間隔層填入部分該溝槽，使其間隔層位于導電層上，其后形成一犧牲層于該間隔層上的溝槽側壁，移除間隔層，露出導電層上的溝槽側壁，接下來氧化犧牲層和露出的溝槽側壁，這樣溝槽側壁表面的犧牲層可以縮減深溝槽頂部開口區域大小，在成長氧化硅層時，其會成長在犧牲層上及其以外的硅基底暴露溝槽側壁表面上，因此，后續的濕蝕刻步驟不會擴張深溝槽頂部開口尺寸。
文檔編號H01L21/8242GK1567569SQ0314131
公開日2005年1月19日 申請日期2003年6月10日 優先權日2003年6月10日
發明者王建中, 許平 申請人:南亞科技股份有限公司