專利名稱：一種soi功率器件中的槽形絕緣耐壓層的制作方法
技術領域：
本發明屬于半導體功率器件技術領域，它特別涉及SOI(Semiconductor OnInsulator)功率器件耐壓技術領域。
背景技術：
眾所周知，SOI功率器件的耐壓取決于其橫向耐壓和縱向耐壓的最小者，器件的橫向耐壓可以采用場板技術、降場層技術、RESURF(Reduced Surface Field)技術等體硅的結終端技術來解決。但由于工藝和結構的限制，如何提高器件的縱向耐壓，成為SOI橫向功率器件研究中的一個難點。圖1給出了典型常規n型SOI LDMOSFET(Lateral Double Diffusion Metal Oxide Semiconductor Field EffectTransistor，簡稱LDMOS)的示意圖和漏端下縱向電場分布，圖1a它由襯底半導體層1，絕緣層(I層)2，n型有源半導體層(S層)3，介質隔離區4，柵氧化層5，柵電極6，p型溝道區7，n+源區8，n+漏區9，漏電極10，源電極11組成。由圖1b可見，常規SOI結構的縱向擊穿電壓主要有S層和I層承擔，根據高斯定理，縱向擊穿時的絕緣層電場為EI＝εSEC.S/εI≈3EC.S，其中，EC.S是S層(Semiconductor層)的臨界擊穿電場，εSi和εI分別是S層和I層(Insulator層)的介電常數，從而縱向耐壓為VB0＝EC.S(0.5dS+3dI)，其中dI和dS分別是I層和S層的厚度。可見I層電場受S層擊穿電場的限制，縱向耐壓隨S層厚度和I層厚度的增加而提高。但是S層和I層都不可能做的太厚。這是因為S層太厚，將為介質隔離帶來困難。I層太厚，一方面工藝實施難度大，一方面也不利于器件散熱。一般情況下，dS不超過20μm，dI不超過3μm。這樣，器件的最高耐壓不超過600V，大大限制了SOI功率器件的應用。這方面的內容可見參考文獻(1)F.Udrea，D.Garner，K.Sheng，A.Popescu，H.T.Lim and W.I.Milne，“SOI powerdevices”，Electronics & Communication Engineering Journal，pp27-40(2000)。(2)Warmerdan I.and Punt，W.，“High-voltage SOI for single-chip power”，Eur.Semicond.，June 1999，pp19-20(1999)。
為了改善器件的縱向耐壓，研究者們提出了各種措施。美國專利(3)YasuhiroUemoto，Katsushige Yamashlta，Takashi Miura，United states Patent，6，531738，Mar.11，2003，如圖2所示，在氧化層2和頂層硅3之間插入一層p+耐壓層12，使得漂移區耗盡而p+層不完全耗盡，而且，源端下的p+層耗盡區比漏端下的p+層耗盡區寬，這有利于頂層硅的耗盡層在漂移區均勻的擴展。從而改善器件體內的電場分別，提高器件耐壓。這種結構在襯底接高端時效果尤其明顯，可將相同器件結構的擊穿電壓從200V提高到400V；文獻(4)N.Yasuhara，A.Nakagawa andK.Furukawa，“SOI device structures implementing 650V high voltage output deviceson VLSIs”，IEDM Tech.Dig.，pp141～144，(1991)則是在氧化層2和頂層硅3之間插入一層n+耐壓層13，如圖3所示。n+層可屏蔽埋層SiO2電場，使埋層SiO2上的電場達到很高時，器件Si層的電場仍低于臨界擊穿電場，從而避免器件過早在Si/SiO2界面上擊穿，在dS＝20μm，dI＝3μm的情況下得到了650V的耐壓。
這些方法雖然在一定程度上改善了SOI器件的擊穿電壓，但是并沒有突破零界面電荷高斯定理的限制，I層的最高電場仍只有硅層的3倍，其值為60V/μm，仍然不能充分發揮I層高耐壓的特點(600V/μm)，因此對SOI的縱向耐壓并沒有實質性的提高。
發明內容
本項發明的目的是提供一種新型的SOI功率器件耐壓層結構，在此結構上制作功率器件，使絕緣層電場比常規結構提高5～7倍(對于Si/SiO2體系，使絕緣層電場從60V/μm提高到300～400V/μm以上)，從而制作耐壓極高的SOI功率器件。
本發明提供了一種SOI功率器件中的槽形絕緣耐壓層，它包括襯底層1、絕緣層(I層)2、有源層(S層)3，其特征是它還包括耐壓層14和15，耐壓層14和15分別由多個絕緣槽單元35均勻分布在I層2的兩側組成；耐壓層14和15分別位于I層2的兩側并與I層2相連，耐壓層14的另一側與襯底1相連，耐壓層15的另一側與S層2相連(如圖4所示)。
需要說明的是，絕緣槽單元35的形狀可以是梯形的(如圖4a)，也可以是矩形的(如圖4b)；耐壓層14中絕緣槽單元35的排列和耐壓層15中絕緣槽單元35的排列可以是完全對位的(如圖5a)，也可以是錯位的(如圖5b)；絕緣槽單元35的材料與I層相同，可以是二氧化硅、氮化硅、玻璃或陶瓷等；S層的材料可以是硅、碳化硅、砷化鎵或鍺硅等，其導電類型可以是n型或p型。本發明提供的耐壓層可以沒有耐壓層14而只有耐壓層15(如圖7)；組成耐壓層14和耐壓層15的絕緣槽單元35也可以只位于SOI器件(以LDMOS為例)漏區和漂移區下方(如圖8)；組成耐壓層14和耐壓層15的絕緣槽單元35、I層2也可以只位于漏區和漂移區下方，形成部分隔離SOI結構(如圖9)；在有源區內也可以設置m個(m＞1)由I層2、耐壓層14和耐壓層15組成的耐壓層結構(如圖10)。
本發明提供的槽形絕緣耐壓層設計方法如下如果要求耐壓為VB(伏)，則半導體層厚度dS和絕緣層厚度dI滿足VB＝0.5EC.SdS+kIEC.IdI，其中，EC.S和EC.I分別是半導體層和絕緣層的擊穿電場，kI是槽結構形狀因子。通常，其取值與和槽的結構參數有關。圖11和圖12分別給出了I層厚度和槽壁傾角對形狀因子的影響。可見kI＝0.72～1.00，因此對I層厚度和槽的形狀進行優化設計，可以得到較高的kI值，從而得到較高的縱向耐壓。圖13以Si/SiO2體系為例，比較了雙面梯形槽絕緣耐壓層結構和常規SOI結構在了不同I層厚度時S層厚度和器件縱向耐壓的關系。可見本發明的結構克服了常規SOI結構在S層厚度為1～10μm時的器件耐壓非常低的缺陷，其縱向耐壓為常規SOI結構的3～5倍，此時的絕緣層電場可達常規結構的5～7倍。而且習用SOI結構不同，影響新結構耐壓的主要因素已經不再是半導體層而是絕緣層。
本發明的工作原理下面以SOI LDMOS為例，對上述耐壓層的工作機理進行詳細說明。
圖6是一種典型具有雙面梯形絕緣槽耐壓層的SOI LDMOS結構示意圖，它和常規SOI LDMOS的區別在于增加了耐壓層14和耐壓層15，耐壓層14和15阻止了載流子沿絕緣層(I層)2界面的流動，使槽內積累了高濃度的載流子，形成界面電荷。界面電荷主要分布在槽底小于0.1μm范圍內。當半導體導電類型是N型時，上側積累界面電荷為空穴，下側積累界面電荷為電子；相反，當半導體是P型時，上側界面電荷為電子，下側為空穴。界面電荷面密度可高達1.95～2.2×1013cm-2。在兩個界面處分別應用有界面電荷的高斯定理，可得到I層2內電場為EI上界面＝(εSES+Qs)/εI，EI下界面＝[εSES-(-Qs)]/εI，器件縱向耐壓為VBV=VBV0+QsdIϵI,]]>其中VBV0是常規SOI器件的耐壓值。可見，本發明提供的結構在引入高濃度界面電荷后，可以大幅度提供絕緣層電場，使器件的縱向耐壓主要由絕緣層(I層)2承擔。
圖7是單面梯形槽絕緣耐壓層，其特點是僅在I層2和S層3之間插入梯形槽絕緣耐壓層15。該結構在工藝上易于實現，但其絕緣層(I層)2縱向電場比雙面槽耐壓層低20V/μm，這是因為絕緣層下表面不再有一層高濃度電荷，絕緣層內縱向電場分布均勻性下降，器件耐壓降低。
圖8是局部槽形絕緣耐壓層結構，其特點是絕緣耐壓層14和15只位于電場較強的的漏區和漂移區下方，而溝道區和源區下方沒有槽。這種結構在不改變器件縱向耐壓的情況下，有效提高器件的散熱能力。
圖9是部分隔離槽形絕緣耐壓層結構，其特點是I層2、耐壓層14和15都只存在于漏區和漂移區下方，而源區和襯底相連。該結構可以進一步改善器件的翹曲效應和散熱性能，但是其寄生電容比常規SOI結構大。
圖10是多層槽形絕緣耐壓層結構(以m＝2層為例)，其特點是在在漏極下方的強電場區的S層中插入多層絕緣層，并在絕緣層上下表面引入槽形絕緣耐壓層，以進一步提高器件的縱向耐壓。
上述耐壓層可以采用直接鍵合SDB(Silicon Direct Bonding)或隔離注氧SIMOX(Separation by Implantation Oxygen)等常規SOI制備方法進行制作。
本發明的實質是在常規SOI功率器件中設置一種槽形絕緣耐壓層結構，在此結構上制作SOI功率器件，可以在半導體層(S層)3與絕緣層(I層)2的界面和襯底層1與絕緣層(I層)2的界面上引入界面電荷，根據電位移的全連續性，大幅度提高絕緣層內電場，使絕緣層電場比常規結構提高5～7倍(對于Si/SiO2體系，使絕緣層電場從60V/μm提高到300～400V/μm以上)，從而制作耐壓極高的SOI功率器件，為制作性能優良的各類新結構SOI高壓功率器件奠定基礎。
附圖及
圖1是常規SOI高壓器件結構示意圖及縱向電場分布其中，1為襯底層，2為絕緣層(I層)，3為n型有源半導體層(S層)，4為介質隔離區，5為柵氧化層，6為柵電極，7為p型溝道區，8為n+源區，9為n+漏區，10為漏電極，11為源電極。
圖2是具有P+緩沖層的SOI高壓器件示意圖其中，1為襯底層，2為絕緣層(I層)，3為n型有源半導體層(S層)，4為介質隔離區，5為柵氧化層，6為柵電極，7為p型溝道區，8為n+源區，9為n+漏區，10為漏電極，11為源電極，12為p+緩沖層。
圖3是具有N+緩沖層SOI高壓器件示意圖其中，1為襯底層，2為絕緣層(I層)，3為n型有源半導體層(S層)，4為介質隔離區，5為柵氧化層，6為柵電極，7為p型溝道區，8為n+源區，9為n+漏區，10為漏電極，11為源電極，13為n+緩沖層。
圖4是本發明的雙面梯形槽絕緣耐壓層示意圖其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，14和15為槽型絕緣耐壓層，35為絕緣槽單元。其中，圖4a是雙面梯形絕緣耐壓層，圖4b是雙面矩形絕緣耐壓層，圖4c示出梯形槽的結構參數，圖4d示出矩形槽的結構參數。其中dI為絕緣層厚度，W為絕緣層單元槽寬，H為絕緣層電影槽高，D為絕緣層單元槽壁厚，θ為絕緣層單元槽壁傾角。
圖5是本發明的雙面梯形槽絕緣耐壓層槽排列方式其中，圖5a是雙面對位排列，圖5b是雙面錯位排列。
圖6是本發明的耐壓層的典型結構雙面槽形絕緣耐壓層SOILDMOS結構示意圖其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離區，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區，9為n+(或p+)漏區，10為漏電極，11為源電極，14和15為絕緣耐壓層，35為絕緣槽單元。
圖7是本發明的耐壓層的一種形式單面槽形絕緣耐壓層結構其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離區，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區，9為n+(或p+)漏區，10為漏電極，11為源電極，15為絕緣耐壓層。
圖8是本發明的耐壓層的另一種形式局部槽形絕緣耐壓層結構其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離區，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區，9為n+(或p+)漏區，10為漏電極，11為源電極，14和15為絕緣耐壓層，35為絕緣槽單元。
圖9是本發明的耐壓層的第三種形式部分隔離槽形絕緣耐壓層結構其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離區，5為柵氧化層。6為柵電極，7為p(或n)阱，8為n+(或p+)源區，9為n+(或p+)漏區，10為漏電極，11為源電極，14和15為絕緣耐壓層，35為絕緣槽單元。
圖10是本發明的耐壓層的第四種形式多層槽形耐壓絕緣耐壓層結構其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離區，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)源區，9為n+(或p+)漏區，10為漏電極，11為源電極，14和15為絕緣耐壓層，35為絕緣槽單元。
圖11是絕緣層厚度和絕緣層電場之間的關系。
圖12是梯形耐壓槽槽壁傾角和絕緣層電場的關系。
圖13是半導體層厚度和器件耐壓的關系。
圖14是漏端和介質隔離區相連的具有雙面梯形槽絕緣耐壓層結構的SOILDMOS示意圖其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離區，5為柵氧化層。6為柵電極，7為p(或n)阱，8為n+(或p+)源區，9為n+(或p+)漏區，10為漏電極，11為源電極，14和15為絕緣耐壓層，35為絕緣槽單元。
圖15是源端和介質隔離區相連的具有雙面梯形槽絕緣耐壓層結構的SOILDMOS示意圖其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離區，5為柵氧化層。6為柵電極，7為p(或n)阱，8為n+(或p+)源區，9為n+(或p+)漏區，10為漏電極，11為源電極，14和15為絕緣耐壓層，35為絕緣槽單元。
圖16是陽極和介質隔離區相連的具有雙面梯形槽絕緣耐壓層結構的SOIIGBT示意圖其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離區，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)陰極區，9為n+(或p+)陽極區，14和15為絕緣耐壓層，35為絕緣槽單元，16為陽極，17為陰極，18為p(或n)阱。
圖17是陰極和介質隔離區相連的具有雙面梯形槽絕緣耐壓層結構的SOIIGBT示意圖其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離區，5為柵氧化層，6為柵電極，7為p(或n)阱，8為n+(或p+)陰極區，9為n+(或p+)陽極區，14和15為絕緣耐壓層，35為絕緣槽單元，16為陽極，17為陰極，18為p(或n)阱。
圖18是具有雙面梯形槽絕緣耐壓層結構的SOI橫向晶閘管示意圖其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離層，14和15為絕緣耐壓層，35為絕緣槽單元，19為p+柵極，20為陰極，21為p+柵區，22為p阱，23為n+陰極區，24為n+阱，25為p阱，26為陽極，27為n+柵極，28為n+柵區。
圖19是具有雙面梯形槽絕緣耐壓層結構的SOI PN二極管示意圖其中，1為襯底層，2為絕緣層(I層)，3為有源半導體層(S層)，4為介質隔離層，14和15為絕緣耐壓層，35為絕緣槽單元，29為p(或n)阱，30為陽極，31為p+(或n+)陽極區，32為陰極，30為n+(或p+)陰極區。
具體實施例方式
根據本發明提供的SOI槽形絕緣耐壓層結構，可以制作出性能優良的各類新結構功率器件，舉例如下1)有雙面梯形槽絕緣耐壓層結構的SOI橫向雙擴散場效應晶體管，簡稱SOILDMOS，如圖14和15所示；2)具有雙面梯形槽絕緣耐壓層結構的絕緣柵雙極型功率晶體管，簡稱SOIIGBT，如圖16和17所示；3)具有雙面梯形槽絕緣耐壓層結構的SOI橫向晶閘管，如圖18所示；4)雙面梯形槽絕緣耐壓層結構的SOI PN二極管，如圖19所示。
具有上述結構類型的SOI高壓器件，分別和其同類型的常規SOI結構相比，由于在耐壓層14和15的絕緣槽單元35中引入了高濃度的界面電荷，大大提高了絕緣層電場，從而突破了SOI的縱向耐壓極限，獲得了極高的縱向耐壓。比如當dS＝20μm，dI＝3μm時，常規SOI的縱向耐壓為600V左右，而采用雙面梯形槽絕緣耐壓層后的縱向耐壓可高達1600V以上。
此外，本發明提供的耐壓層除可以應用于上述所列幾類SOI功率器件外，還可用于其它種類的功率器件，如靜電誘導晶體管(SIT)，而且隨著SOI技術的發展，在本發明提供的槽形絕緣耐壓層上還可以制作更多的SOI功率器件。
權利要求
1.一種SOI功率器件中的槽形絕緣耐壓層，它包括襯底層(1)、絕緣層(I層)(2)、有源層(S層)(3)，其特征是它還包括耐壓層(14)和(15)，耐壓層14和15分別由多個絕緣槽單元(35)均勻分布在I層(2)的兩側組成；耐壓層(14)和(15)分別位于I層(2)的兩側并與I層(2)相連，耐壓層(14)的另一側與襯底(1)相連，耐壓層(15)的另一側與S層(2)相連。
2.根據權利要求1所述的一種SOI功率器件中的槽形絕緣耐壓層，其特征是所述的絕緣槽單元(35)的形狀可以是梯形的，也可以是矩形的；絕緣槽單元(35)的材料與I層相同，可以是二氧化硅、氮化硅、玻璃或陶瓷等。
3.根據權利要求1所述的一種SOI功率器件中的槽形絕緣耐壓層，其特征是所述的S層的材料可以是硅、碳化硅、砷化鎵或鍺硅等，其導電類型可以是n型或p型。
4.根據權利要求1或2所述的一種SOI功率器件中的槽形絕緣耐壓層，其特征是所述的耐壓層(14)中絕緣槽單元(35)的排列和耐壓層(15)中絕緣槽單元(35)的排列可以是完全對位的，也可以是錯位的。
5.根據權利要求1所述的一種SOI功率器件中的槽形絕緣耐壓層，其特征是所述的耐壓層可以只有耐壓層(15)。
6.根據權利要求1所述的一種SOI功率器件中的槽形絕緣耐壓層，其特征是所述的組成耐壓層(14)和耐壓層(15)絕緣槽單元(35)也可以只位于SOI器件的高電場區。
7.根據權利要求1所述的一種SOI功率器件中的槽形絕緣耐壓層，其特征是所述的組成耐壓層(14)和耐壓層(15)絕緣槽單元(35)、I層(2)也可以都只位于SOI器件的高電場區，形成部分隔離SOI結構。
8.根據權利要求1所述的一種SOI功率器件中的槽形絕緣耐壓層，其特征是在所述的有源區內也可以設置m個(m＞1)由I層(2)、耐壓層(14)和耐壓層(15)組成的耐壓層結構。
全文摘要
本發明提供了一種SOI功率器件中的槽形絕緣耐壓層，其特征是在SOI功率器件中絕緣層兩側或一側制作梯形、或矩形絕緣槽，絕緣層兩側的槽是對位排列或錯位排列。在本發明的基礎上制作功率器件，可以在半導體層和絕緣層的界面上引入界面電荷，根據電位移的全連續性，大幅度提高絕緣層內電場，使絕緣層電場比常規SOI結構提高5～7倍(對于Si/SiO
文檔編號H01L21/02GK1601751SQ0313589
公開日2005年3月30日 申請日期2003年9月25日 優先權日2003年9月25日
發明者李肇基, 方健, 郭宇鋒, 張波 申請人:電子科技大學