專利名稱：并行處理數據讀出與寫入的薄膜磁性體存儲器的制作方法
技術領域：
本發明涉及一種薄膜磁性體存儲器，尤其涉及一種設有含磁隧道結(MTJMagnetic Tunnel Junction)的存儲單元的薄膜磁性體存儲器。
背景技術：
近幾年，最受注目的新一代非易失存儲器有MRAM(MagneticRandom Access Memory磁隨機存取存儲器)裝置。MRAM裝置使用半導體集成電路上形成的多個薄膜磁性材料，進行非易失的數據存儲，是對各個薄膜磁性材料能夠隨機存取的非易失存儲器。
特別是近幾年發表隨著利用磁隧道結的薄膜磁性材料作為存儲單元而使用，MRAM裝置的性能飛躍進步的情況。關于設有含磁隧道結的存儲單元的MRAM裝置公開的技術文獻有“在每個單元內用磁隧道結與場效應晶體管開關進行10ns讀寫的非易失存儲器陣列”(“A 10ns Read and Write Non-Volatile Memory Array Using aMagnetic Tunnel Junction and FET Switch in each Cell”，ISSCC Digestof Technical Papers，TA7.2，Feb.2000)、“基于磁隧道結元件的非易失隨機存取存儲器”(“Nonvolatile RAM based on Magnetic TunnelJunction Elements”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000)以及“一個256kb 3.0V 1T1MTJ的非易失磁致電阻隨機存儲器”(“A 256kb 3.0V 1T1MTJ Nonvolaile Magnetoresistive RAM，ISSCC Digest of Technical Papers)”等。
圖21是表示含磁隧道結的存儲單元(以下簡稱為“MTJ存儲單元”)的結構簡圖。
參照圖21，MTJ存儲單元中包含根據磁性寫入的存儲數據的數據電平改變電阻的隧道磁電阻元件TMR和存取晶體管(accesstransistor)ATR。存取晶體管ATR在位線BL與源電壓線SL之間，與隧道磁電阻元件TMR串聯。作為存取晶體管ATR，一般采用在半導體襯底上形成的場效應晶體管。
MTJ存儲單元中設有數據寫入時用以使不同方向的數據寫入電流各自流的位線BL與寫入數位線WDL、用以指示數據讀出的字線WL以及數據讀出時用以將隧道磁電阻元件TMR被下拉到接地電壓GND的源電壓線SL。數據讀出的時候，響應存取晶體管ATR的導通，隧道磁電阻元件TMR與源電壓線SL和位線BL之間電連接。
圖22是說明對MTJ存儲單元的數據寫入動作的示意圖。
參照圖22，隧道磁電阻元件TMR中包括具有被確定的固定磁化方向的強磁性材料層(以下簡稱為“固定磁化層”)FL和根據外加磁場的方向磁化的強磁性材料層(以下簡稱為“自由磁化層”)VL。固定磁化層FL與自由磁化層VL之間，設置由絕緣膜形成的隧道阻擋層(隧道膜)TB。根據寫入的存儲數據電平，自由磁化層VL在和固定磁化層FL相同方向或和固定磁化層FL相反方向被磁化。磁隧道結通過所述固定磁化層FL、隧道阻擋層TB與自由磁化層VL形成。
隧道磁電阻元件TMR的電阻根據固定磁化層FL與自由磁化層VL的各自磁化方向的相對關系而變化。具體地說，隧道磁電阻元件TMR的電阻在固定磁化層FL的磁化方向和自由磁化層VL的磁化方向相同(平行)的場合成為最小值Rmin，而二者的磁化方向為相反(反平行)方向的場合成為最大值Rmax。
數據寫入的時候，字線WL被去激活，存取晶體管ATR被斷開。此種狀態下，用以磁化自由磁化層VL的數據寫入電流，在各個位線BL與寫入數位線WDL中沿著寫入數據電平確定的方向流動。
圖23是表示數據寫入時的數據寫入電流和隧道磁電阻元件的磁化方向的關系的示意圖。
參照圖23，橫軸H(EA)表示在隧道磁電阻元件TMR內的自由磁化層VL中沿易磁化軸(EAEasy Axis)方向加的磁場。另一方面，縱軸H(HA)表示在自由磁化層VL中沿難磁化軸(HAHardAxis)方向上作用的磁場。磁場H(EA)與H(HA)分別對應由流過位線BL與寫入數位線WDL的電流產生的兩個磁場中的一個。
MTJ存儲單元中，固定磁化層FL的固定磁化方向沿著自由磁化層VL的易磁化軸，而自由磁化層VL根據存儲數據電平(“1”與“0”)，沿著易磁化軸方向，與固定磁化層FL平行或反平行(相反)方向磁化。MTJ存儲單元對應自由磁化層VL的兩種磁化方向，能夠存儲一位的數據(“1”與“0”)。
自由磁化層VL的磁化方向僅在外加磁場H(EA)與H(HA)之和達到圖23所示的星形特性曲線的外側區域的場合能夠重新改寫。即，外加的數據寫入磁場相當于星形特性曲線內側區域的強度的場合，自由磁化層VL的磁化方向不變。
如星形特性曲線所示，通過對自由磁化層VL施加難磁化軸方向的磁場，能夠降低改變沿易磁化軸的磁化方向所需的磁化閾值。如圖23所示的例中，設計數據寫入時的工作點的場合，在數據寫入對象的MTJ存儲單元中，易磁化軸方向的數據寫入磁場強度設計為HWR。即，為得到這樣的數據寫入磁場HWR，設計流過位線BL或寫入數位線WDL的數據寫入電流的值。一般，數據寫入磁場HWR由切換磁化方向所需的開關磁場HSW與余量ΔH之和表示。即，由式HWR＝HSW+ΔH表示。
為了改寫MTJ存儲單元的存儲數據即改換隧道磁電阻元件TMR的磁化方向，必須在寫入數位線WDL和位線BL的兩邊流過預定電平以上的數據寫入電流。從而，隧道磁電阻元件TMR中的自由磁化層VL根據沿易磁化軸(EA)的數據寫入磁場的方向，與固定磁化層FL平行或相反(反平行)方向磁化。在隧道磁電阻元件TMR中一旦寫入的磁化方向即MTJ存儲單元的存儲數據，在執行新的數據寫入之前被非易失性的保存。
圖24是說明從MTJ存儲單元進行數據讀出的示意圖。
參照圖24，在數據讀出動作的時候，存取晶體管ATR響應字線WL的激活而導通。從而，隧道磁電阻元件TMR以被下拉到接地電壓GND的狀態與位線BL電連接。
此種狀態下，把位線BL上拉至預定電壓時，在含位線BL與隧道磁電阻元件TMR的電流通路，流過基于隧道磁電阻元件TMR的電阻的、即基于MTJ存儲單元的存儲數據電平的存儲單元電流Icell。例如，通過存儲單元電流Icell和預定的基準電流的比較，能夠從MTJ存儲單元讀出存儲數據。
另外，即使在數據讀出的時候，隧道磁電阻元件TMR上也流過數據讀出電流，但數據讀出電流IS一般設計得比上述數據寫入電流約小1～2個數量級。因此，由于數據讀出時的數據讀出電流IS的影響而錯誤改寫MTJ存儲單元的存儲數據的可能性很小。也就是，能夠進行非破壞性的數據讀出。
圖25與圖26是用來說明半導體襯底上作成的MTJ存儲單元的結構的剖視圖與俯視圖。
參照圖25，半導體主襯底SUB上形成的存取晶體管ATR中有n型區的雜質區310與320以及柵極330。雜質區310經由接觸孔341上形成的金屬膜與源電壓線SL電連接。
寫入數位線WDL在設于源電壓線SL的上層的金屬布線層上形成。隧道磁電阻元件TMR設在寫入數位線WDL的上層側。隧道磁電阻元件TMR通過搭接片350與接觸孔340上形成的金屬膜，與存取晶體管ATR的雜質區320電連接。搭接片350是為把隧道磁電阻元件TMR與存取晶體管ATR電連接而設置，由導電物質形成。位線BL與隧道磁電阻元件TMR電連接，設在隧道磁電阻元件TMR的上層側。
流過數據寫入電流與數據讀出電流的位線BL與流過數據寫入電流的寫入數位線WDL，用金屬布線層形成。另一方面，字線WL是為控制存取晶體管ATR的柵極電壓而設置的，因此并不需要積極的通電流。因此，從提高集成度的觀點，字線WL并不需要重新設置獨立的金屬布線層，一般在與柵極330相同的布線層上采用多晶硅層或多晶硅硅化物層等形成。
參照圖26，寫入數位線WDL和位線BL在相互交叉的方向上設置。例如，將寫入數位線WDL和位線BL在各自沿隧道磁電阻元件TMR的易磁化軸(EA)與難磁化軸(HA)的方向配置，從而由流過寫入數位線WDL與位線BL的電流，各自產生如圖23所示的磁場H(HA)與H(EA)。因此，通過選擇地控制向各自寫入數位線WDL和位線BL的數據寫入電流供給，能夠選擇數據寫入之前的MTJ存儲單元。
如此，MRAM裝置能夠通過半導體襯底上集成配置的MTJ存儲單元進行非易失的數據存儲。即各MTJ存儲單元中，隧道磁電阻元件TMR根據由外加的數據寫入磁場而可改換的磁化方向，改變其電阻，因此，通過將隧道磁電阻元件TMR的電阻Rmax與Rmin分別對應存儲數據電平(“1”與“0”)，能夠進行非易失的存儲。
隨著存儲器的應用，存在要求數據讀出與數據寫入混合存在的動作的使用形態。例如，用以存儲從服務器等下載的信息的存儲器中，就要求實現在下載信息的同時隨時讀出所下載的信息的動作。
在這樣的應用中采用傳統的EEPROM(Electrically ErasableProgrammable Read-only memory電可擦可編程非易失存儲器)或閃速存儲器(R)的場合，由于數據寫入動作(編程動作)需要較長的時間，在這樣的非易失存儲器外設置專用的緩沖存儲器，也同樣需要在給該緩沖存儲器下載信息的同時隨時從緩沖存儲器讀出數據的動作。如此，傳統的非易失存儲器不適合在寫入的同時并行讀出信息的、數據讀出與數據寫入混合存在的動作。
另一方面，設有MTJ存儲單元的MRAM裝置中，需要比EEPROM或閃速存儲器(R)更高速動作的、適合在如上述的應用中使用的場合有效率地處理數據讀出和數據寫入混合存在的陣列結構。
發明內容
本發明的目的是提供一種設有能夠并行且高速進行數據讀出和數據寫入的陣列結構的薄膜磁性體存儲器。
本發明的薄膜磁性體存儲器包括含有保存磁性寫入的存儲數據的多個磁性存儲單元的存儲單元陣列；接受表示存儲單元陣列中的寫入對象單元的寫入地址與向寫入對象單元的寫入數據的第一端口；接受表示存儲單元陣列中的讀出對象單元的讀出地址，同時輸出來自讀出對象單元的讀出數據的第二端口；以及分別基于讀出地址與寫入地址，對存儲單元陣列進行并行的數據讀出與數據寫入的外圍電路。
因此，本發明的主要的優點是在薄膜磁性體存儲器中，采用專用于寫入的第一端口與專用于讀出的第二端口，能夠進行在同一周期內并行地進行數據讀出與數據寫入的讀出/寫入并行處理。
本發明的其它結構的薄膜存儲器中設有矩陣狀配置保存磁性寫入的存儲數據的多個磁性存儲單元的存儲單元陣列。該存儲單元陣列中包括各自對應存儲單元行設置的多個讀出選擇線與寫入選擇線；各自對應存儲單元列設置，并各自與對應的存儲單元列的磁性存儲單元電連接的多個讀出位線；以及各自對應存儲單元列設置，并各自與多個磁性存儲單元沒有電連接的多個寫入位線。薄膜磁性體存儲器中還包括接受表示存儲單元陣列中的寫入對象單元的寫入地址與向寫入對象單元寫入數據的第一端口；接受表示存儲單元陣列中的讀出對象單元的讀出地址，同時輸出來自讀出對象單元的讀出數據的第二端口；以及各自基于讀出地址與寫入地址，對存儲單元陣列并行地進行數據讀出與數據寫入的外圍電路。該外圍電路包括使用根據讀出地址選擇的多個讀出位線中的至少一條，從讀出對象單元讀出存儲數據的數據讀出電路；以及使用根據寫入地址選擇的多個寫入位線中的至少一條，向寫入對象單元寫入數據的數據寫入電路。
這種薄膜磁性體存儲器通過獨立配置讀出位線和寫入位線的結構，能夠在同一周期內進行并行的數據讀出與數據寫入的讀出/寫入并行處理。另外，能夠不使外圍電路結構與控制復雜化地、在同一周期內并行輸入把對應相同位線的存儲單元組作為讀出對象與寫入對象的讀出指令與寫入指令。
按照本發明的再一個結構的薄膜磁性體存儲器設有各自含有矩陣狀配置的保存磁性寫入的存儲數據的多個磁性存儲單元的多個存儲塊，該多個存儲塊能夠各自獨立進行數據讀出或數據寫入。所述薄膜磁性體存儲器還包括接受寫入數據和表示寫入數據的寫入對象單元的寫入地址的第一端口；接受表示讀出對象單元的讀出地址，同時輸出來自讀出對象單元的讀出數據的第二端口；以及設于第一與第二端口和多個存儲塊之間的、控制對多個存儲塊的數據讀出與數據寫入的外圍電路。所述外圍電路中有響應轉移指令，用以把對應多個存儲塊之一的讀出數據或寫入數據向多個存儲塊的其它一個寫入的傳送電路。
這種薄膜磁性體存儲器中，將多個存儲塊中的一個用作另一存儲塊的備份(鏡像mirror)的場合，能夠通過執行轉移指令提高備份數據的存儲處理效率。
圖1是表示本發明實施例1的MRAM裝置的陣列結構的框圖。
圖2是表示圖1所示的寫入數位線驅動器的結構的電路圖。
圖3是表示圖1所示的字線驅動器的結構的電路圖。
圖4是表示圖1所示的位線驅動器的結構的電路圖。
圖5是具體說明實施例1的MRAM裝置中的數據讀出動作與數據寫入動作的波形圖。
圖6是表示本發明的實施例1的變形例的MRAM裝置的陣列結構的框圖。
圖7是具體說明實施例1的變形例的MRAM裝置中的數據寫入動作與數據讀出動作的波形圖。
圖8是表示對實施例2的MRAM裝置中的存儲單元設置的信號線組的配置的電路圖。
圖9是表示實施例2的MRAM裝置中的存儲單元結構的剖視圖。
圖10是表示實施例2的MRAM裝置中的存儲單元結構的俯視圖。
圖11是表示實施例2的MRAM裝置的整體結構的框圖。
圖12是具體說明實施例2的變形例的MRAM裝置中的數據讀出動作與數據寫入動作的工作波形圖。
圖13是表示實施例3的MRAM裝置的整體結構的簡略框圖。
圖14是表示圖13所示的讀出選擇電路的結構框圖。
圖15是表示圖13所示的寫入選擇電路的結構框圖。
圖16是表示圖14與圖15所示的生成存儲體控制信號的存儲體控制電路的結構框圖。
圖17是表示實施例3的MRAM裝置的第一動作例的示意圖。
圖18是表示實施例3的MRAM裝置的第二動作例的示意圖。
圖19是表示實施例3的MRAM裝置的第三動作例的示意圖。
圖20是表示實施例3的MRAM裝置的第四動作例的示意圖。
圖21是表示MTJ存儲單元結構的簡圖。
圖22是說明對MTJ存儲單元的數據寫入動作的示意圖。
圖23是表示數據寫入時數據寫入電流和隧道磁電阻元件的磁化方向之間的關系的示意圖。
圖24是說明在MTJ存儲單元中的數據讀出的示意圖。
圖25是說明半導體襯底上作成的MTJ存儲單元結構的剖視圖。
圖26是說明半導體襯底上作成的MTJ存儲單元結構的俯視圖。
具體實施例方式
以下參照附圖對本發明的實施方式進行詳細說明。再有，相同符號表示相同或相當的部分。
參照圖1，按照實施例1的MRAM裝置100包括讀出端口2、寫入端口3、外圍電路8及存儲單元陣列10。
存儲單元陣列10設有矩陣狀配置的多個MTJ存儲單元MC。分別對應MTJ存儲單元的行(以下稱為“存儲單元行”)配置字線WL與寫入數位線WDL，并且分別對應MTJ存儲單元的列(以下稱為“存儲單元列”)配置位線BL與源電壓線SL。
各個MTJ存儲單元MC中包含具有與圖21中說明的相同的結構的、在對應的位線BL與源電壓線SL之間串聯連接的隧道磁電阻元件TMR與存取晶體管ATR。另外，在下面將MTJ存儲單元簡稱為存儲單元。
如以上說明，隧道磁電阻元件TMR具有基于磁化方向的電阻。即，在各存儲單元中，隧道磁電阻元件TMR為了存儲H電平(“1”)與L電平(“0”)中的一個數據而沿預定方向磁化，從而設定為電阻Rmax與Rmin中的一個上。
各源電壓線SL連接接地電壓GND。因此，各存取晶體管ATR的源電壓固定為接地電壓GND。從而，對應的字線WL被激活至H電平的選擇行中，各個隧道磁電阻元件TMR以被下拉到接地電壓GND的狀態與位線BL連接。
讀出端口2含有數據輸出端子5r和地址端子6r。從數據輸出端子5r輸出由輸入地址端子6r的讀出地址ADDr選擇的存儲單元(以下稱為“讀出對象單元”)的存儲數據，作為輸出數據DOUT。
寫入端口3中有數據輸入端子5w與地址端子6w。向數據輸入端子5w輸入的輸入數據DIN，用向地址端子6w輸入的寫入地址ADDw向選擇的存儲單元(以下稱為“寫入對象單元”)寫入。
外圍電路8是，對存儲單元陣列10進行從對應于讀出地址ADDr的讀出對象單元讀出輸出數據DOUT的讀出動作和向對應于寫入地址ADDw的寫入對象單元寫入輸入數據DIN的寫入動作的電路組的統稱。
外圍電路8中包括獨立設置的數位線譯碼器20w與字線譯碼器20r；對應各寫入數位線WDL設置的寫入數位線驅動器21；對應各字線WL設置的字線驅動器23；以及列譯碼器25。
數位線譯碼器20w根據由寫入地址ADDw表示的寫入行地址RAw，進行存儲單元陣列10中的寫入行選擇。字線譯碼器20r根據由讀出地址ADDr表示的讀出行地址RAr，進行存儲單元陣列10中的讀出行選擇。
列譯碼器25接受由讀出地址ADDr表示的讀出列地址CAr與由寫入地址ADDw表示的寫入列地址CAw，進行存儲單元陣列10中的列選擇。
數位線譯碼器20w接受由寫入地址ADDw表示的寫入行地址RAw和控制信號WTS，每個存儲單元行生成寫入行譯碼信號Rdw。寫入行譯碼信號Rdw，在指示數據寫入動作的周期中，由寫入地址ADDw(寫入行地址RAw)選擇的存儲單元行(以下稱為“寫入選擇行”)中激活至H電平，在除此之外的存儲單元行(以下稱為“寫入未選擇行”)中被去激活至L電平。另一方面，在沒有指示數據寫入動作的周期中，各存儲單元行的寫入行譯碼信號Rdw被去激活至L電平。寫入行譯碼信號Rdw則被加到對應的存儲單元行的寫入數位線驅動器21上。
參照圖2，寫入數位線驅動器21中有電連接在對應的寫入數位線WDL的一端和電源電壓Vcc之間的驅動晶體管22。驅動晶體管22由N型溝道MOS晶體管構成，其柵極上輸入對應的存儲單元行的寫入行譯碼信號Rdw。如圖1所示，各寫入數位線WDL的另一端連接于接地電壓GND，不管地址選擇的結果如何。
因此，在數據寫入動作被指示的周期中，寫入選擇行上驅動晶體管22導通，并在寫入數位線WDL上，沿從寫入數位線驅動器21到接地電壓GND方向流過數據寫入電流。另一方面，在非選擇寫入行中，由于驅動晶體管22截止，寫入數位線WDL上沒有數據寫入電流。并且，在數據寫入動作未被指示的周期中，各寫入數位線WDL上也沒有數據寫入電流流過。
再參照圖1，字線譯碼器20r接受由讀出地址ADDr表示的讀出行地址RAr和控制信號RDS，在每個存儲單元行上生成讀出行譯碼信號/Rdr。讀出行譯碼信號/Rdr在數據讀出動作被指示的周期中，在由讀出地址ADDr(讀出行地址RAr)選擇的存儲單元行(以下稱為“讀出選擇行”)被激活至L電平，除此之外的存儲單元行(以下稱為“讀出未選擇行”)被去激活至H電平。另一方面，在數據讀出動作未被指示的周期中，各存儲單元行的讀出行譯碼信號/Rdr被去激活至H電平。讀出行譯碼信號/Rdr被加到對應的存儲單元行的字線驅動器23上。
參照圖3，字線驅動器23中有分別電連接在對應的字線WL的一端和電源電壓Vcc與接地電壓GND之間的驅動晶體管24與24#。驅動晶體管24由P型溝道MOS晶體管構成，驅動晶體管24#由N型溝道MOS晶體管構成。驅動晶體管24與24#的各柵極上，被輸入讀出行譯碼信號/Rdr。
因此，在數據讀出動作被指示的周期中，讀出選擇行的字線WL與電源電壓Vcc連接而被激活，而讀出未選擇行的字線WL與接地電壓GND相連接而被去激活。另一方面，在數據動作未被指示的周期中，各字線WL與接地電壓GND相連接而被去激活。
再參照圖1，外圍電路8中還包括分別對應各位線BL的兩端設置的位線驅動器30a、30b；接受輸入數據DIN的輸入緩沖器40；用來暫時保存輸入到輸入緩沖器40的輸入數據DIN的寫入閂鎖電路50；以及基于閂鎖電路50閂鎖的寫入數據WDT，控制位線驅動器30a、30b的動作的寫入驅動器控制電路60。
寫入驅動器控制電路60根據閂鎖電路50閂鎖的寫入數據WIDT與列譯碼器25中的列選擇結果，控制各存儲單元列中的寫入控制信號WTa0、WTa1、WTb0、WTb1。
位線驅動器30a根據對應的存儲單元列的寫入控制信號WTa0與WTa1，由電源電壓Vcc與接地電壓GND之一來驅動對應的位線BL的一端。同樣，位線驅動器30b根據對應的存儲單元列的寫入控制信號WTb0與WTb1，由電源電壓Vcc與接地電壓GND之一來驅動對應的位線BL的另一端。
參照圖4，位線驅動器30a中有分別在對應的位線BL的一端和電源電壓Vcc與接地電壓GND之間電連接的驅動晶體管31a與32a。位線驅動器30b中有分別在對應的BL的另一端和電源電壓Vcc與接地電壓GND之間電連接的驅動晶體管31b與32b。為了以小尺寸晶體管供給充分的寫入電流，各個驅動晶體管31a、32a、31b、32b由電流驅動能力相對較大的N型溝道MOS晶體管構成。
在驅動晶體管31a與32a的柵極上分別輸入寫入控制信號WTa1與WTa0，并在驅動晶體管31b與32b的柵極上分別輸入寫入控制信號WTb1與WTb0。
由寫入地址ADDw(寫入列地址CAw)選擇的存儲單元列(以下稱為“寫入選擇列”)中，寫入控制信號WTa0與WTa1中與輸入數據DIN相應的一方被設為H電平，另一方被設為L電平。再有，寫入控制信號WTb0與WTb1分別和寫入控制信號WTa0與WTa1互補地設定。例如，當輸入數據DIN為“1”的時候，寫入控制信號WTa1與WTb0設為H電平，寫入控制信號WTa0與WTb1設為L電平。結果，寫入選擇列的位線上流過從位線驅動器30a到30b方向的數據寫入電流。與此相對地，當輸入數據DIN為“0”的時候，寫入控制信號WTa0與WTb1被設為H電平，而寫入控制信號WTa1與WTb0被設為L電平。結果，寫入選擇列的位線上流過從位線驅動器30b到30a方向的數據寫入電流。
另一方面，寫入未選擇列中，各個寫入控制信號WTa0、WTa1、WTb0、WTb1分別被設為L電平。因此，寫入未選擇列的位線驅動器30a、30b將對應的位線均與電源電壓Vcc與接地電壓GND斷開。
流過寫入數位線WDL的數據寫入電流，在存儲單元MC中產生難磁化軸方向的磁場。在對應于寫入數據的方向流過位線的數據寫入電流，在存儲單元MC中產生沿易磁化軸方向的磁場。在對應的寫入數位線WDL與位線BL兩方流入數據寫入電流的存儲單元MC中，與流過位線的數據寫入電流的方向對應的寫入數據被磁性地寫入。對應于各存儲單元列的位線BL被設置同樣的結構。再有，位線驅動器30a與30b的驅動電壓，也可設為接地電壓GND與電源電壓Vcc以外的獨立電壓。
接著，對外圍電路內的數據讀出結構進行說明。再參照圖1，外圍電路8中還包括在各位線BL和結點N1之間連接的讀出選擇柵極RSG，以及在結點N2和參考位線BLref之間設置的參考讀出選擇柵極RSGr。對應存儲單元列的讀出列譯碼信號CSr，從列譯碼器25輸入到各讀出選擇柵極RSG的柵極上。
讀出列譯碼信號CSr，在數據讀出動作被指示的周期中，在由讀出地址ADDr(讀出列地址CAr)選擇的存儲單元列(以下稱為“讀出選擇列”)中被激活至H電平，除此之外的存儲單元列(以下稱為“讀出未選擇列”)中被去激活至L電平。另一方面，數據讀出動作未被指示的周期中，各存儲單元列中讀出列譯碼信號CSr被去激活至L電平。
外圍電路8還包括數據讀出電路80。數據讀出電路80中設有用以向結點N1供給讀出電流的電流供給晶體管81；放大結點N1與N2的通過電流差的讀出放大器82；進一步放大讀出放大器82的輸出的讀出放大器85；以及將讀出放大器85的輸出以預定的定時閂鎖，生成讀出數據RDT的讀出閂鎖電路90。
電流供給晶體管81，電連接在電源電壓Vcc和結點N1之間，其柵極接受控制信號/RDS。
如上所述，在數據讀出動作被指示的周期中，讀出選擇行的字線WL被激活(至H電平)，各位線BL分別通過隧道磁電阻元件TMR被下拉到接地電壓GND。因此，在數據讀出動作被指示的周期中，響應電流供給晶體管81的導通，基于對讀出對象單元的存取，在結點N1上流入與該讀出對象單元的電阻(Rmax或Rmin)相對應的電流I(Rmax)或I(Rmin)。
參考位線Blref，通過供給基準電流Iref的基準電流發生電路70被下拉到接地電壓GND。參考讀出選擇柵極RSGr的柵極上，被輸入控制信號CSref。控制信號CSref在數據讀出被指示的周期中被激活至H電平。基準電流Iref是預先設置在上述結點N1的通過電流I(Rmax)與I(Rmin)之間的中間電平的恒定電流。因此，在數據讀出動作被指示的周期中，結點N2與參考位線BLref連接并流過基準電流Iref。
因此，通過結點N1的讀出電流，即讀出對象單元的通過電流和通過結點N2的基準電流Iref的電流差，由讀出放大器82、85檢測并放大，從而可將讀出對象單元的存儲數據讀出。
讀出閂鎖電路90考慮讀出放大器82、85中放大動作所需的時間，用來自讀出放大器85的輸出電壓達到預定電平以上的振幅時的定時，閂鎖讀出放大器85的輸出電壓，從而生成讀出數據RDT。
接著，用圖5所示的動作波形圖，具體說明實施例1的MRAM裝置的數據讀出動作與數據寫入動作。圖5中示出，圖1所示的存儲單元MC#a、MC#b、MC#c被選擇作為讀出對象單元或寫入對象單元的動作例。
如圖1所示，字線WL#1與寫入數位線WDL#1對應于屬同一存儲單元行的存儲單元MC#a與MC#b，字線WIL#2與寫入數位線DWL#2對應于存儲單元MC#c。并且，位線BL#1對應于存儲單元MC#a，位線BL#2對應于屬同一存儲單元列存儲單元MC#b與MC#c。
參照圖5，時鐘信號CLK以預定周期重復H電平(激活狀態)與L電平(去激活狀態)。時鐘信號CLK的激活邊沿(edge)分別表示為時刻T1～T6，對應的時鐘周期由周期111～115表示。
各周期中，MRAM裝置100的動作指示給出的場合，在周期開始時的時鐘激活邊沿上，片選信號CS被激活至H電平。各周期中，寫入指令(數據寫入指示)輸入時，與片選信號CS一起，指令控制信號WT被激活至H電平。同樣，寫入指令(數據讀出指示)輸入時，與片選信號CS一起指令控制信號RD被激活至H電平。
控制信號RDS在數據讀出動作被指示的周期中設定為H電平，在其它周期中設定為L電平。同樣地，控制信號WTS在數據寫入動作被指示的周期中設為H電平，在其它周期中設為L電平。
在時刻T1，輸入把存儲單元MC#a設為寫入對象單元的寫入指令。因此，指定存儲單元MC#a的寫入地址ADDw被輸入地址端子6w，但未作圖示。并且，與向存儲單元MC#a寫入的寫入數據相當的數據ID(1)，作為輸入數據DIN由數據輸入端子5w取出，并由圖1所示的寫入閂鎖電路50保存。
在周期111中，響應在時刻T1取出的寫入指令、寫入地址及寫入數據，預定方向的數據寫入電流流過對應于存儲單元MC#a的寫入數位線WDL#1上；對應的位線驅動器30a、30b使對應于數據ID(1)的方向的數據寫入電流過位線BL#1。從而，數據ID(1)被寫入存儲單元MC#a。
這里，選擇的位線(BL#1)上的數據寫入電流供給期間TW2，包含在向選擇的寫入數位線(WDL#1)供給數據寫入電流的供給期間TW1中，并且設定得比TW1短。即，在來自寫入數位線WDL#1的難磁化軸方向的磁場被施加的狀態下，開始并完成從位線BL#1的易磁化軸方向對寫入對象單元(存儲單元MC#a)的磁場施加。如此，通過縮短向選擇位線的電流供給期間，在向多個存儲單元進行數據寫入的場合，能夠抑制數據寫入電流量。
在下一周期112開始的時刻T2，指示把存儲單元MC#a作為讀出對象單元的讀出指令。因此，表示存儲單元MC#a的讀出地址ADDr被輸入到地址端子6r，但對此未作圖示。
根據這種情況，周期112中，控制信號RDS被激活至H電平，同時對應于存儲單元MC#a的字線WL#1被激活至H電平。再有，響應控制信號/RDS(控制信號RDS的反相信號)電流供給晶體管81導通，對應于存儲單元MC#a的位線BL#1上流過讀出電流Is。如以上所述，讀出電流Is依據作為讀出對象單元的存儲單元MC#a的存儲數據，成為I(Rmax)或I(Rmin)。
讀出放大器82與85，通過選擇位線(BL#1)上的讀出電流Is和基準電流Iref的比較進行數據讀出。來自讀出放大器82與85的讀出數據，在周期112的中途被放大到有效的振幅。在讀出閂鎖電路90被閂鎖的讀出數據RDT從該時刻開始有效(數據OD(1))。因此，在接著的時鐘激活邊沿即時刻T3，由存儲單元MC#a讀出的數據OD(1)可作為輸出數據DOUT從數據輸出端子5r輸出。
在下一周期113開始的時刻T3，把存儲單元MC#a作為讀出對象單元的讀出指令和把存儲單元MC#b作為寫入對象單元的寫入指令被同時輸入。分別被指定為讀出對象單元與寫入對象單元的存儲單元MC#a與MC#b，屬于相同的存儲單元行，但是，分別對應于不同的位線BL#1與BL#2。再有，在實施例1的結構中，不能將對應相同位線的存儲單元組指定為在同一周期中輸入的讀出指令與寫入指令的讀出對象單元與寫入對象單元。
在時刻T3，指定存儲單元MC#a的讀出地址ADDr、指定存儲單元MC#b的寫入地址ADDw以及與向存儲單元MC#b的寫入數據相當的數據ID(2)，與讀出指令與寫入指令一起被取出。
在周期113中，控制信號RDS與控制信號WTS設為H電平，且寫入數位線WDL#1與字線WL#1均被激活。再有，由于對應的讀出選擇柵極RSG的導通，位線BL#1和經由電流供給晶體管81與電源電壓Vcc連接的結點N1連接。結果，對應于存儲單元MC#a的存儲數據的讀出電流Is流過位線BL#1。
從而，數據讀出電路80基于流過位線BL#1的讀出電流Is，生成與存儲單元MC#a的存儲數據相當的數據OD(2)。在接著的時鐘信號激活邊沿的時刻T4，數據OD(2)由數據輸出端子5r作為輸出數據DOUT輸出。
對此，對應于存儲單元MC#b的位線BL#2，通過對應的位線驅動器30a、30b，接受其方向與數據ID(2)對應的數據寫入電流的供給。結果，根據位線BL#2上的數據寫入電流的方向，向存儲單元MC#b寫入數據ID(2)。
如此，通過將字線WL與寫入數位線WDL的選擇獨立化，在周期113中，能夠將分別對應不同位線的存儲單元MC#a與MC#b作為對象并行地進行數據讀出與數據寫入動作。
在接著的周期114開始的時刻T4，指示把存儲單元MC#c作為寫入對象單元的寫入指令。即，表示存儲單元MC#c的寫入地址ADDw被輸入地址端子6w。并且，相當于向存儲單元MC#c的寫入數據的數據ID(3)，被作為輸入數據DIN由數據輸入端子5w取出。
在周期114中，響應在時刻T4取出的寫入指令、寫入地址及寫入數據，在對應于存儲單元MC#c的寫入數位線WDL#2上流過預定方向的數據寫入電流，并通過對應的位線驅動器30a、30b，在位線BL#2上流過其方向與數據ID(3)對應的數據寫入電流。從而，數據ID(3)被寫入存儲單元MC#c。
在再下一個周期115開始的時刻T5，同時輸入把存儲單元MC#c作為讀出對象單元的讀出指令和把存儲單元MC#a作為寫入對象單元的寫入指令。存儲單元MC#a與MC#c對應不同的存儲單元行與存儲單元列。
在時刻T5，指定存儲單元MC#c的讀出地址ADDr、指定存儲單元MC#a的寫入地址ADDw以及和向存儲單元MC#a的寫入數據相當的數據ID(4)，跟讀出指令與寫入指令一起取出。
在周期115中，控制信號RDS與控制信號WTS設為H電平，且寫入數位線WDL#1與字線WL#2被激活。再有，通過對應的讀出選擇柵極RSG的導通，位線BL#2和經由電流供給晶體管81與電源電壓Vcc連接的結點N1連接。結果，位線BL#2上流過與存儲單元MC#c的存儲數據對應的讀出電流Is。
從而，數據讀出電路80基于通過位線BL#2的讀出電流Is，生成與存儲單元MC#c的存儲數據相當的數據OD(3)。數據OD(3)在下一時鐘信號激活邊沿即時刻T6，作為輸出數據DOUT從數據輸出端子5r輸出。
另一方面，對應于存儲單元MC#a的位線BL#1，通過對應的位線驅動器30a、30b，接受其方向與數據ID(4)對應的數據寫入電流的供給。結果，依據位線BL#1上的數據寫入電流的方向，數據ID(4)被寫入存儲單元MC#a。
如此，在周期115中，能夠并行地進行以存儲單元MC#c為對象的數據讀出和以存儲單元MC#a為對象的數據寫入。
如上所述，實施例1的MRAM裝置中，分別設置讀出端口和寫入端口，并獨立輸入表示寫入對象單元的寫入地址ADDw與表示讀出對象單元的讀出地址ADDr。再有，通過獨立設置字線WL與寫入數位線WDL的譯碼電路，除了讀出對象單元與寫入對象單元連接在同一位線的場合，能夠實現在同一周期內并行地進行數據讀出與數據寫入的讀出/寫入并行處理。
實施例1的變形例實施例1的變形例中所說明的是，即使對應于同一位線的存儲單元組，也能夠對其指定同一周期中輸入的讀出指令與寫入指令的讀出對象單元與寫入對象單元的結構。
參照圖6，實施例1的變形例的MRAM裝置101與實施例1的MRAM裝置100相比的不同點在于，由外圍電路8#代替了原外圍電路8。外圍電路8#和圖1所示的外圍電路8相比的不同點是，由數據讀出電路80#代替原數據讀出電路80，由寫入閂鎖電路50#代替原寫入閂鎖電路50，以及還設有地址比較部135。數據讀出電路80#與圖1所示的數據讀出電路80相比，不同的是還設有超高速緩沖存儲器傳送部140。
在MRAM裝置101中，同一周期中讀出對象單元與寫入對象單元由對應相同位線的讀出指令與寫入指令被并行指示的時候，只會優先執行讀出指令，并且，寫入驅動器控制電路60將對應寫入指令的數據寫入動作的執行，一直延遲到所需位線在數據讀出動作中不再使用后的周期。
延遲的對應數據寫入動作的寫入數據與寫入地址ADDw，被暫時保存在寫入閂鎖電路50#中。寫入閂鎖電路50#能夠將多個組的輸入數據DIN與寫入地址ADDw以FIFO(First In First Out先進先出)方式存儲。
地址比較部135進行寫入閂鎖電路50#上暫時保存的寫入地址ADDw和新輸入的讀出地址ADDr的一致性比較。即，地址比較部135為檢出如下操作的完成而設置在寫入閂鎖電路50#上保存的、與向存儲單元陣列10寫入前的寫入數據對應的地址，由新輸入的讀出地址ADDr作為讀出對象單元選擇。
超高速緩沖存儲器傳送部140設在讀出放大器82、85和讀出閂鎖電路90之間，它按照地址比較部135的指示，將保存在寫入閂鎖電路50#、且未寫入存儲單元陣列10的寫入數據WDT作為讀出數據向讀出閂鎖電路90傳送。
其結果，保存在寫入閂鎖電路50#的、與向存儲單元陣列10的寫入前的寫入數據對應的地址，由新輸入的讀出地址ADDr作為讀出對象單元選擇的場合，該寫入數據則在超高速緩沖存儲器傳送部140中被復制，并作為讀出數據RDT傳送給讀出閂鎖電路90。在此種場合，被延遲的數據寫入動作也在之后的周期中被執行。
如此，把對應同一位線的存儲單元組作為讀出對象單元與寫入對象單元的讀出指令與寫入指令能夠在同一周期中并行地指示。
實施例1的變形例的MRAM裝置101的其它部分的結構與圖1所示的MRAM裝置100相同，因此不再重復其詳細說明。
圖7是具體說明實施例1的變形例的MRAM裝置的數據寫入與數據讀出動作的波形圖。
參照圖7，在周期151中，和圖5所示的周期111一樣，指示向存儲單元MC#a進行數據ID(1)的寫入的寫入指令被輸入。響應該指令，如圖5所示的周期111同樣，分別向寫入數位線WDL#1與位線BL#1上供給數據寫入電流，數據ID(1)被寫入作為寫入對象單元的存儲單元MC#a。
在下一周期152中，與圖5所示的周期113一樣，將屬于同一存儲單元行的、分別對應不同的存儲單元列(位線)的存儲單元MC#a與MC#b作為讀出對象單元與寫入對象單元的讀出指令與寫入指令并行地輸入。
在周期152中，與圖5所示的周期113一樣，各自對應讀出對象單元與寫入對象單元的字線WL#1與寫入數位線WDL#1被激活。再有，基于流過對應于讀出對象單元的位線BL#1的讀出電流Is，作為讀出對象單元的存儲單元MC#a的存儲數據被作為數據ID(1)讀出，并能在下一時鐘信號激活邊沿的時刻T3作為輸出數據DOUT輸出。
另一方面，基于寫入數據的數據寫入電流被加到對應于寫入對象單元的位線BL#2上，數據ID(2)寫入被寫入存儲單元MC#b。
在下一周期153中，與圖5所示的周期114一樣，輸入把存儲單元MC#c作為寫入對象單元的寫入指令，并取出向存儲單元MC#c寫入的寫入數據ID(3)。對此作出響應，分別向寫入數位線WIDL#2與位線BL#2供給數據寫入電流，并將數據ID(3)寫入作為寫入對象單元的存儲單元MC#c。
再有，在周期154中，把對應同一位線的存儲單元MC#c與MC#b分別作為讀出對象單元與寫入對象單元的讀出指令與寫入指令被并行地輸入。在這種場合，對應該寫入指令的數據寫入動作延遲到之后的周期，而在周期154中只進行數據讀出動作。
因此，在周期154中，對應讀出對象單元的存儲單元MC#c的字線WL#2被激活至H電平，基于通過位線BL#2的讀出電流Is，作為讀出對象單元的存儲單元MC#c的存儲數據被作為數據OD(2)讀出，并能在下一時鐘信號激活邊沿的時刻T5作為輸出數據DOUT輸出。
在時刻T4向存儲單元MC#b輸入的寫入數據ID(4)，與表示存儲單元MC#b的寫入地址ADDw一起暫時保存在圖6所示的寫入閂鎖電路50#上。
在下一周期155中，輸入把存儲單元MC#a作為讀出對象單元的讀出指令。由于該周期中作為讀出對象單元的存儲單元MC#a和數據寫入動作被延遲的作為寫入對象單元的存儲單元MC#b分別對應不同的位線，因此，在周期155中被延遲的數據寫入動作和數據讀出動作并行地進行。
在周期155中，對應讀出對象單元的字線WL#1被激活至H電平，基于通過位線BL#1的讀出電流Is，作為讀出對象單元的存儲單元MC#a的存儲數據被作為數據OD(3)讀出，并能在下一時鐘信號激活邊沿的時刻T6作為輸出數據DOUT輸出。
再有，基于保存在寫入閂鎖電路50#的寫入數據ID(4)和寫入地址ADDw，對應存儲單元MC#b的寫入數位線WDL#1被激活，并且，對應于數據ID(4)的方向的數據寫入電流由相應的位線驅動器30a、30b加到位線BL#2上。
從而，在周期155中并行地執行在周期154中輸入的、對應于其執行被一度延遲的寫入指令的數據寫入動作和對應于周期155中輸入的讀出指令的數據讀出動作。如此，在實施例1的變形例的MRAM裝置中，不僅能夠進行與實施例1的MRAM裝置同樣的讀出/寫入并行處理，并且能在同一周期中并行地發出以對應于同一位線的存儲單元組作為讀出對象單元與寫入對象單元的讀出指令與寫入指令。
實施例2中，就通過把位線分開配置為讀出用和寫入用、能夠進行讀出/寫入并行處理的陣列結構進行說明。
參照圖8，實施例2的結構中，獨立地設置相當于圖21所示的位線BL的讀出專用的讀出位線RBL和用以流過數據寫入電流的寫入位線WBL。寫入位線WBL與讀出位線RBL沿同一方向配置，數據寫入時接受具有對應于寫入數據電平的方向的數據寫入電流的供給。寫入位線WBL不與隧道磁電阻元件TMR電連接，但由流過自身的電流產生的磁場沿隧道磁電阻元件TMR的易磁化軸的方向發生作用。關于字線WL、寫入數位線WIDL以及源電壓線SL的配置，與圖21相同，所以不再重復其詳細說明。
圖9與圖10是表示實施例2的MRAM裝置中的存儲單元結構的剖視圖與俯視圖。
圖9與圖10示出讀出位線RBL在比寫入位線WBL更上層的金屬布線層上形成的結構例，但是讀出位線RBL與寫入位線WBL也可以在同一金屬布線層上設置。
但是，為了使寫入位線WBL產生的數據寫入磁場對隧道磁電阻元件TMR高效率發生作用，使寫入位線WBL和隧道磁電阻元件TMR之間的距離設計得比讀出位線RBL和隧道磁電阻元件TMR之間的距離短。
讀出位線RBL通過搭接片355和通路孔342上形成的金屬膜，與道磁電阻元件TMR電連接。另一方面，寫入位線WBL雖然設置得接近于隧道磁電阻元件TMR，但二者之間沒有電連接。存儲單元的其它部分的結構和圖25與圖26所示的相同，所以不再重復其詳細說明。
如此，在數據寫入的時候，將用以使預定電平以上的數據寫入磁場作用到寫入對象單元而設置的寫入位線WBL設在接近MTJ存儲單元(隧道磁電阻元件TMR)的位置，從而抑制所需的數據寫入電流量，并能夠降低功耗。
參照圖11，實施例2的MRAM裝置102中設有讀出端口2、寫入端口3、外圍電路8以及存儲單元陣列10#。存儲單元陣列10#中，圖8至圖10所示的存儲單元以矩陣狀配置。即，存儲單元陣列10#中，分別對應存儲單元行配置字線WL與寫入數位線WDL，對應存儲單元列配置讀出位線RBL、寫入位線WBL以及源電壓線SL。
讀出端口2、寫入端口3與外圍電路8的結構與圖1所示的MRAM裝置100相同，因此不再重復其詳細說明。但是，外圍電路8中，位線驅動器30a與30b分別對應于寫入位線WBL的兩端進行配置，讀出選擇柵極RSG設在各讀出位線RBL和結點N1之間。
再有，位線驅動器30a與30b在寫入未選擇列中，對應的寫入位線WBL的兩端連接到接地電壓GND上。即，與實施例1的結構不同，在寫入未選擇列中，寫入控制信號WTa0、WTb0被設為H電平，而寫入控制信號WTa1、WTb1被設為L電平。結果，能夠穩定寫入未選擇列的寫入位線WBL的狀態，因此能夠實現動作的穩定性。
圖12是具體說明實施例2的MRAM裝置的數據讀出動作與數據寫入動作的波形圖。圖12中，示出圖11所示的存儲單元MC#a、MC#b、MC#c被作為讀出對象單元或寫入對象單元而選擇的動作例。
如圖11所示，寫入位線WBL#1與讀出位線RBL#1對應于存儲單元MC#a，而寫入位線WBL#2與讀出位線RBL#2對應于屬于同一存儲單元列的存儲單元MC#b與MC#c。
參照圖12，周期161中，與圖7所示的周期151一樣，輸入指示向存儲單元MC#a寫入數據ID(1)的寫入指令。對此作出響應，分別向寫入數位線WDL#1與寫入位線WBL#1供給數據寫入電流，對作為寫入對象單元的存儲單元MC#a寫入數據ID(1)。
在下一周期162中，與圖7所示的周期152一樣，屬于同一存儲單元行的、以分別對應不同的存儲單元列的存儲單元MC#a與MC#b作為讀出對象單元與寫入對象單元的讀出指令與寫入指令被并行地輸入。
在周期162中，對應讀出對象單元與寫入對象單元的同一行的字線WL#1與寫入數位線WDL#1被激活。再有，基于流過對應于作為讀出對象單元的讀出位線BL#1的讀出電流Is，作為讀出對象單元的存儲單元MC#a的存儲數據被作為數據OD(1)讀出，并能在下一時鐘信號激活邊沿即時刻T3作為輸出數據DOUT輸出。另一方面，對應于寫入數據的數據寫入電流被加到對應于作為寫入對象單元的寫入位線WBL#2上，并且，數據ID(2)被寫入存儲單元MC#b。
在下一周期163中，與圖7所示的周期153一樣，輸入把存儲單元MC#c作為寫入對象單元的寫入指令，并取出向存儲單元MC#c寫入的寫入數據ID(3)。對此作出響應，分別向寫入數位線WDL#2與寫入位線WBL#2供給數據寫入電流，而數據ID(3)被寫入作為寫入對象單元的存儲單元MC#c。
再有，在周期164中，與圖7所示的周期154一樣，把對應同一存儲單元列的存儲單元MC#c與MC#b分別作為讀出對象單元與寫入對象單元的讀出指令與寫入指令被并行地輸入。
在周期164中，分別對應讀出對象單元與寫入對象單元的字線WL#2與寫入數位線WIDL#1被激活。再有，基于流過對應于讀出對象單元的讀出位線RBL#2的讀出電流Is，作為讀出對象單元的存儲單元MC#a的存儲數據被作為數據OD(2)讀出，并能在下一時鐘信號激活邊沿即時刻T3上被作為輸出數據DOUT輸出。并且，對應于寫入數據的數據寫入電流被加到對應于寫入對象單元的寫入位線WBL#1上，并且數據ID(4)被寫入存儲單元MC#c。
于是，即使在同一周期中輸入以對應同一存儲單元列的存儲單元作為讀出對象單元與寫入對象單元的讀出指令與寫入指令，也能夠不附帶用以延遲寫入指令的執行的特別結構與處理地在該周期中并行處理讀出指令與寫入指令。
如此，實施例2的MRAM裝置與實施例1的MRAM裝置同樣能夠實現讀出/寫入并行處理。再有，通過獨立配置讀出位線和寫入位線的結構，能夠在不使外圍電路的結構與控制復雜的條件下，在同一周期中并行輸入以對應同一位線的存儲單元組作為讀出對象單元與寫入對象單元的讀出指令與寫入指令。
在實施例1與實施例2中說明了能夠實現讀出/寫入并行處理的存儲陣列的結構，在實施例3中說明通過在各周期中僅能各自進行數據讀出與數據寫入之一的陣列結構的組合，來實現作為整體動作能夠讀出/寫入并行處理的MRAM裝置的結構。
參照圖13，實施例3的MRAM裝置103設有讀出端口2、寫入端口3、多個存儲塊200a～200d以及用以在讀出端口2與寫入端口3和存儲塊200a～200d之間收發數據的外圍接口電路208。
在每個周期中，每個存儲塊200a～200d僅能進行數據讀出與數據寫入之一。作為這種存儲塊的一例，可以采用這樣的結構，也就是在實施例1的MRAM裝置100的陣列結構中，將字線譯碼器20r和數位線譯碼器20w綜合為共用的譯碼電路，從而基于該譯碼電路的譯碼結果，在數據讀出時有選擇地激活字線WL，并在數據寫入時有選擇地激活寫入數位線WDL。
存儲塊200a～200d分割為兩個存儲體BK<A>與BK<B>。存儲體BK<A>由存儲塊200a與200b構成，而存儲體BK<B>由存儲塊200c與200d構成。例如，假設在各存儲塊200a～200d中，能讀出/寫入N位(N自然數)數據，每個存儲體的存儲塊數為L(L自然數，在圖13中L＝2)，則使用讀出端口2與寫入端口3，在整個MRAM裝置103中能夠同時讀出/寫入的數據位數M(M自然數)由M＝L×N表示。
外圍接口電路208中包括分別對應存儲塊200a～200d設置的局部數據線LDLa～LDLd、全局讀出總線GRBa～GRBd與全局寫入總線GWBa～GWBd，分別設在全局讀出總線GRBa～GRBd與局部數據線LDLa～LDLd之間的讀出選擇電路210a～210d，分別設在全局寫入總線GWBa～GWBd與局部數據線LDLa～LDLd之間的寫入選擇電路220a～220d，設在讀出端口2與全局讀出總線GRBa～GRBd之間的選擇器230，以及設在寫入端口3與全局寫入總線GWBa～GWBd之間的選擇器240。
在以下的說明中，假定在各個存儲塊200a～200d中讀出/寫入一位的數據(即N＝1)。屬于指定為數據讀出或數據寫入對象的存儲體的存儲塊中，選擇對應局部數據線中的一條用于數據讀出或數據寫入。
外圍接口電路208還包括在存儲塊200a與200c之間用以雙向傳送數據的傳送數據總線251和在存儲塊200b與200d之間雙向傳送數據的傳送數據總線252。外圍接口電路208還包括在傳送數據總線251和全局讀出總線GRBa之間設置的轉接開關260a，在傳送數據總線252和全局讀出總線GRBb之間設置的轉接開關260b，在傳送數據總線251和全局讀出總線GRBc之間設置的轉接開關260c，以及在傳送數據總線252和全局讀出總線GRBd之間設置的轉接開關260d。
外圍接口電路208還包括在傳送數據總線251和全局寫入總線GWBa之間設置的轉接開關265a，在傳送數據總線252和全局寫入總線GWBb之間設置的轉接開關265b，在傳送數據總線251和全局寫入總線GWBc之間設置的轉接開關265c，以及在傳送數據總線252和全局寫入總線GWBd之間設置的轉接開關265d。
用于以存儲體BK<A>與BK<B>之一為對象的、讀出指令的讀出地址ADDr和輸出數據DOUT，被輸入輸出讀出端口2。同樣，用于以存儲體BK<A>與BK<B>之一為對象的指示數據寫入動作的寫入指令的寫入地址ADDw和輸入數據DIN，被輸入讀出端口3。
進而，對實施例3的MRAM裝置103輸入用來把對應于存儲體BK<A>、BK<B>之一的讀出數據或寫入數據寫入另一存儲體的轉移指令。如以下詳細說明，轉移指令中的轉移始點與轉移終點的存儲體，基于由讀出地址ADDr表示的讀出存儲體地址或由寫入地址ADDw表示的寫入存儲體地址，在MRAM裝置的內部指定。于是，輸入對應于轉移指令的存儲體地址的端口被削減。
圖14是表示讀出選擇電路的結構的框圖。
圖14中代表性地示出對應于存儲塊200a的讀出選擇電路210a。
如上所述，例如存儲體BK<A>被選擇時，選擇局部數據線LDLa中的一條和LDLd中的一條，在各存儲塊200a與200b中進行一位的數據讀出。結果，合計2位的讀出數據由讀出端口2輸出。
讀出選擇電路210a中，設有讀出放大器270a與轉接開關272a。讀出放大器270a有選擇地和局部數據線LDLa之中的一條連接，并放大所選擇的局部數據線上的讀出數據。或者，也可以把讀出放大器270a對應于局部數據線LDLa中的每一條設置，以有選擇地輸出多個讀出放大器的輸出。
轉接開關272a，響應以存儲體BK<A>為對象執行讀出指令時被激活的存儲體控制信號RED<A>，把讀出放大器270a的輸出向全局讀出總線GRBa傳送。
轉接開關260a，響應以存儲體BK<A>為轉移始點執行轉移指令時被激活至H電平的存儲體控制信號SRC<A>，把讀出放大器270a的輸出向傳送數據總線251傳送。關于分別對應存儲塊200b～200d設置的讀出選擇電路210b～210d與轉接開關260b～260d，與圖14所示的結構相同，其詳細說明不再重復。
圖15是表示寫入選擇電路的結構框圖。
圖15中代表性地示出對應存儲塊200a的寫入選擇電路220a的結構。
參照圖15，寫入選擇電路220a設有，數據線開關280a、轉接開關282a、數據緩沖器290a以及地址緩沖器295a。
轉接開關265a，響應以存儲體BK<A>為轉移終點的轉移指令執行時被激活的存儲體控制信號DST<A>，把傳送數據總線251的數據向數據緩沖器290a傳送。并且轉接開關282a，響應以存儲體BK<A>為對象的寫入指令執行時被激活的存儲體控制信號WRT<A>，把全局寫入總線GWBa上的數據向數據線開關280a傳送。
傳到數據緩沖器290a的數據被傳送至數據線開關280a。數據線開關280a響應寫入地址ADDw，對局部數據線LDLa中被選擇的一條，傳送來自傳送數據總線251或全局寫入總線GWBa的寫入數據。寫入地址ADDw被向地址緩沖器295a傳送。數據緩沖器290a與地址緩沖器295a分別將傳送到的數據與地址暫時保存，并以FIFO方式向數據線開關280a傳送。
關于各自對應存儲塊200b～200d設置的寫入選擇電路220b～220d與轉接開關265b～265d，與圖15所示的結構相同，因此其詳細說明不再重復。
如圖14與圖15所示，用反映向對應存儲塊的指令是否指示的存儲體控制信號來進行轉接總線之間的連接控制，由此能夠簡化其電路結構。
圖16是表示圖14與圖15所示的生成存儲體控制信號的存儲體控制電路的結構框圖。
參照圖16，存儲體控制電路400基于分別表示讀出指令、寫入指令以及轉移指令的輸入的指令控制信號RD、WT以及TR與讀出存儲體地址RBA與寫入存儲體地址WBA，生成存儲體控制信號RED<A>、RED<B>、WRT<A>、WRT<B>、SRC<A>、SRC<B>，以及DST<A>、DST<B>。
指令控制信號RD、WT以及TR在對應的指令輸入時被激活為H電平，否則被去激活為L電平。讀出存儲體地址RBA與寫入存儲體地址WBA分別在存儲體BK<A>被選擇時設為L電平(“0”)，在存儲體BK<B>被選擇時設為H電平(“1”)。
存儲體控制電路400中包含根據指令控制信號RD與讀出存儲體地址RBA生成存儲體控制信號RED<A>與RED<B>的讀出指令控制電路410。讀出指令控制電路410中包含把指令控制信號RD和讀出存儲體地址RBA的反相信號的“與”運算結果作為存儲體控制信號RED<A>生成的邏輯門412，以及把指令控制信號RD和讀出存儲體地址RBA的“與”運算結果作為存儲體控制信號RED<B>生成的邏輯門414。
因此，讀出指令控制電路410，在以存儲體BK<A>為對象的讀出指令輸入時將存儲體控制信號RED<A>激活至H電平，在以存儲體BK<B>為對象的讀出指令輸入時將存儲體控制信號RED<B>激活至H電平。當沒有輸入對應的存儲體為對象的讀出指令時，存儲體控制信號RED<A>、RED<B>被去激活至L電平。
存儲體控制電路400中還包括，根據指令控制信號WT與寫入存儲體地址WBA生成存儲體控制信號WRT<A>與WRT<B>的寫入指令控制電路420。寫入指令控制電路420中有把指令控制信號WT和寫入存儲體地址WBA的反相信號的“與”運算結果作為存儲體控制信號WRT<A>生成的邏輯門422，以及把指令控制信號WT和寫入存儲體地址WBA的“與”運算結果作為存儲體控制信號WRT<B>生成的邏輯門424。
因此，寫入指令控制電路420，在以存儲體BK<A>為對象的寫入指令輸入時將存儲體控制信號WRT<A>激活至H電平，在以存儲體BK<B>為對象的寫入指令輸入時將存儲體控制信號WRT<B>激活至H電平。當沒有輸入以對應的存儲體為對象的寫入指令時，存儲體控制信號WRT<A>、WRT<B>被去激活至L電平。
存儲體控制電路400還包括轉移地址生成部430。轉移地址生成部430中有將讀出存儲體地址RBA與寫入存儲體地址WBA中的一個作為傳送存儲體地址TBA輸出的選擇器435，以及用以控制選擇器435的動作的指令檢測電路440、445與450。
指令檢測電路440中設有，輸出指令控制信號RD和指令控制信號WT的反相信號的“與”運算結果的邏輯門442。因此，指令檢測電路440的輸出在只有讀出指令被檢測到時設定為H電平。
指令檢測電路445中設有，輸出指令控制信號RD的反相信號和指令控制信號WT的“與”運算結果的邏輯門447。因此，指令檢測電路445的輸出在只有寫入指令被檢測到時設定為H電平。
指令檢測電路450中設有，輸出指令控制信號RD和指令控制信號WT的“或非”運算結果的邏輯門452。因此，指令檢測電路450的輸出在寫入指令與讀出指令均檢測不到時設定為H電平。
選擇器435在指令檢測電路440的輸出設定為H電平且只檢測到讀出指令的時候，由于能夠進行從讀出對象的存儲體到另一存儲體的傳送，把讀出存儲體地址RBA作為傳送存儲體地址TBA輸出。并且，選擇器435在指令檢測電路445的輸出設定為H電平且只檢測到寫入指令的時候，由于能夠進行從寫入對象的存儲體到另一存儲體的傳送，把寫入存儲體地址WBA作為傳送存儲體地址TBA輸出。
并且，在指令檢測電路450的輸出設為H電平且讀出指令與寫入指令雙方均未被檢出的時候，由于具有進行內部傳送的可能性，選擇器435把讀出存儲體地址RBA作為傳送存儲體地址TBA輸出。
轉移地址生成部430中還有基于從選擇器435輸出的傳送存儲體地址TBA，在執行轉移指令時生成存儲體控制信號SRC<A>與SRC<B>的轉移地址設定電路460，以及分別將表示轉移始點的存儲體控制信號SRC<A>與SRC<B>反相，并生成表示轉移終點的存儲體控制信號DST<A>與DST<B>的反相器465。
因此，存儲體控制信號SRC<A>在輸入以存儲體BK<A>為轉移始點的轉移指令時被激活至H電平，存儲體控制信號SRC<B>在輸入以存儲體BK<B>為轉移始點的轉移指令時被激活至H電平。同樣，存儲體控制信號DST<A>在輸入以存儲體BK<A>為轉移終點的轉移指令時被激活至H電平，存儲體控制信號DST<B>在輸入以存儲體BK<B>為轉移終點的轉移指令時被激活至H電平。
如此，基于用讀出存儲體地址與寫入存儲體地址中的一個設定的傳送存儲體地址TBA，當輸入轉移指令時，生成表示轉移始點與轉移終點的存儲體控制信號組。另一方面，當轉移指令沒有生成的場合，轉移地址設定電路460停止這些存儲體控制信號的生成。即，各存儲體控制信號SRC<A>、SRC<B>、DST<A>、DST<B>，被去激活至L電平。
按照這樣的結構，能夠不用設置把對應轉移指令的存儲體地址從外部輸入的端口，而根據用以指示寫入指令與讀出指令的存儲體地址執行轉移指令。
接著，采用圖17～圖20，對實施例3的MRAM裝置的動作例進行說明。
圖17中，表示以存儲體BK<A>為對象的寫入指令和以存儲體BK<B>為對象的讀出指令被同時輸入的場合的動作。
參照圖17，響應寫入指令輸入寫入端口3的輸入數據DIN，由選擇器240傳送到對應于存儲體BK<A>的全局寫入總線GWBa與GWBb。傳送到全局寫入總線GWBa與GWBb的輸入數據，通過寫入選擇電路220a與220b，經由根據寫入地址ADDw選擇的局部數據線LDLa中的一條和LDLb中的一條，寫入存儲塊200a與200b。
另一方面，在以讀出指令為對象的存儲體BK<B>中，使用根據讀出地址ADDr選擇的局部數據線LDLa中的一條和局部數據線LDLb中的一條，通過讀出選擇電路210c與210d進行數據讀出。由讀出選擇電路210c與210d讀出的數據，通過全局讀出總線GRBa與GRBb傳送到選擇器230，并從讀出端口2輸出。
如此，由于能夠把讀出指令與寫入指令在各自的存儲體中并行執行，因此能夠在MRAM裝置整體上實現讀出/寫入并行處理。特別是數據寫入時間長的場合，通過在向一個存儲體進行數據寫入動作的過程中，進行從另一存儲體進行數據讀出動作的并行處理，從而能夠改善應用處理效率。
圖18中，表示讀出指令與轉移指令被輸入后，把來自讀出指令的對象存儲體的讀出數據轉移到另一存儲體寫入時的動作。
參照圖18，響應以存儲體BK<A>為對象的讀出指令，進行對應于地址ADDr的、從存儲塊200a與200b讀出的數據讀出。讀出選擇電路210a與210b把來自各存儲塊200a與200b的讀出數據傳送到全局讀出總線GRBa與GRBb。傳送到全局讀出總線GRBa與GRBb的讀出數據，經由選擇器230由讀出端口2輸出。
響應轉移指令，從讀出選擇電路210a與210b輸出的讀出數據，也分別經過轉接開關260a與260b傳送到傳送數據總線251與252。傳送到傳送數據總線251的來自存儲塊200a的讀出數據，經由轉接開關265c與寫入選擇電路220c，被寫入對應于存儲塊200c中的讀出地址ADDr的存儲單元。
同樣，傳送到傳送數據總線252的來自存儲塊200b的讀出數據，經由轉接開關265d與寫入選擇電路220d，被寫入對應于存儲塊200d中的讀出地址ADDr的存儲單元。
通過執行這種轉移指令，在把一個存儲體用作向外部輸出的輸出數據的備份(鏡像)時，能夠改善備份數據存儲處理的效率。
并且，由于使用傳送數據總線向轉移終點的存儲體(存儲塊)傳送讀出數據的結構，不會由于執行轉移指令而延遲讀出指令的動作。特別是，通過設置圖15所示的數據緩沖器290a與地址緩沖器295a，能夠暫時保存傳送的讀出數據與對應的地址。結果，能夠在之后的適當的定時進行傳送數據的數據寫入，因此，不會有數據讀出動作因該轉移指令的影響而延遲的情形。
圖19中，表示寫入指令與轉移指令被輸入后，把給寫入指令的對象存儲體的寫入數據也傳送到另一存儲體進行寫入時的動作。
參照圖19，響應以存儲體BK<A>為對象的寫入指令，基于輸入寫入端口3的寫入地址ADDw，對存儲塊200a與200b進行輸入數據DIN的寫入。通過選擇器240、寫入選擇電路220a與220b以及對應于寫入地址ADDw的局部數據線LDLa中的一條與局部數據線LDLb中的一條，輸入數據DIN被寫入存儲塊200a與200b。
響應轉移指令，被傳送到寫入選擇電路220a與220b的輸入數據，由轉接開關265a與265b分別傳送到傳送數據總線251與252。各自傳送到傳送數據總線251與252的寫入數據，分別經由轉接開關265c與265d傳送到寫入選擇電路220c與220d。而寫入選擇電路220c與220d使用對應于寫入地址ADDw的局部數據線LDLc中的一條與局部數據線LDLd中的一條，分別對存儲塊200c與200d進行數據寫入。
由于用這種轉移指令能使同一數據存儲在多個存儲體上，因此，能夠把一個存儲體作為從服務器下載時的超高速緩沖存儲器使用。即，一方面對存儲體BK<A>執行寫入指令，同時能夠由對另一存儲體BK<B>的讀出指令讀出被下載的數據，從而能夠提高整體動作的效率。
并且，將轉移終點的存儲體用于備份(鏡像)的時候，能夠有效更新備份數據。
圖20中，表示僅輸入轉移指令，不影響外部動作而在MRAM裝置內部進行數據傳送時的動作。
參照圖20，例如來自對應存儲體BK<B>的存儲塊200c與200d的讀出數據，分別經由轉接開關260c與260d從讀出選擇電路210c與210d傳送到傳送數據總線251與252。傳到傳送數據總線251與252的數據，經由轉接開關265a與265b傳送到寫入選擇電路220a與220b。如已說明，僅輸入轉移指令時，采用輸入到讀出端口2的讀出地址ADDr，生成指定作為轉移始點與轉移終點的存儲體的存儲體控制信號。
寫入選擇電路220a與220b，經由被選擇的局部數據線LDLa中的一條與局部數據線LDLb中的一條，對存儲塊200a與200b中對應于讀出地址ADDr的存儲單元進行寫入。
如此，即使在讀出指令與寫入指令均未從外部輸入的場合，能夠通過轉移指令的輸入，將來自一個存儲體的讀出數據不從讀出端口向外部輸出而向另一存儲體寫入。用這種轉移指令把一個存儲體的讀出數據預先向另一個存儲體傳送，并能夠使該另一存儲體作為備份(鏡像)工作。特別是，由于能夠不使用外部總線地執行這種轉移指令，因此，能夠并行處理連接在外部總線上的其它裝置的動作。
并且，通過向外部的讀出或從外部寫入之前預先在內部存儲體間進行傳送，能夠有效率地更新作為備份動作的存儲體上保存的鏡像數據(mirror data)。
如以上說明的那樣，在實施例3的MRAM裝置中，由只進行數據讀出或數據寫入動作的存儲塊構成，但是，通過改善外圍接口電路的結構，可以通過分別獨立設置讀出端口與寫入端口，實現讀出/寫入的并行處理。再有，通過在內部設置轉接總線逐次執行轉移指令，能夠在設有多個存儲塊的MRAM裝置中有效率地進行備份數據的保存與更新。
另外，在實施例3中，各存儲塊中讀出/寫入的數據的位數設為1(N＝1)，但N也可大于1。此種場合，把圖13所示的傳送數據總線251與252按各為N條配置，并對應的各個轉接開關260a～260d、265a～265d也需要各設置N個。特別是，如果各存儲塊的局部數據線LDLa～LDLd各自的條數和上述位數N設計得一致，則不需要圖14與圖15所示的局部數據線的選擇功能，從而電路的結構被簡化。
權利要求
1.一種薄膜磁性體存儲器，其中包括含有保持磁性寫入的存儲數據的多個磁性體存儲單元的存儲單元陣列；接受表示所述存儲單元陣列中的寫入對象單元的寫入地址和給所述寫入對象單元的寫入數據的第一端口；接受表示所述存儲單元陣列中的讀出對象單元的讀出地址，同時輸出來自所述讀出對象單元的讀出數據的第二端口；以及分別基于所述讀出地址與所述寫入地址，對所述存儲單元陣列并行地進行數據讀出與數據寫入的外圍電路。
2.如權利要求1所述的薄膜磁性體存儲器，其特征在于所述多個磁性體存儲單元矩陣狀地配置；所述存儲單元陣列中還包含，分別對應存儲單元行設置的多條讀出選擇線與寫入選擇線，以及分別對應存儲單元列設置的多條位線；所述外圍電路中包含，根據所述讀出地址有選擇地激活所述多條讀出選擇線的第一譯碼電路，根據所述寫入地址有選擇地激活所述多條寫入選擇線的第二譯碼電路，用所述多條位線中根據所述讀出地址選擇的一條，從所述讀出對象單元讀出所述存儲數據的數據讀出電路，以及用所述多條位線中根據所述寫入地址選擇的一條，向所述寫入對象單元寫入所述寫入數據的數據寫入電路。
3.如權利要求2所述的薄膜磁性體存儲器，其特征在于所述外圍電路還包含，在通過所述數據寫入電路向所述寫入對象單元寫入之前，將所述寫入數據作為閂鎖數據暫時保持的閂鎖電路；在并行選擇的所述讀出對象單元與所述寫入對象單元對應于同一位線的場合，所述數據寫入電路將向所述寫入對象單元的數據寫入延長到之后的周期；所述外圍電路中還包含，所述閂鎖電路中保持的對應所述閂鎖數據的地址由所述讀出地址指定時，將所述閂鎖數據作為所述讀出數據從所述第二端口輸出的轉移電路。
4.如權利要求2所述的薄膜磁性體存儲器，其特征在于所述數據寫入電路向與所述多條位線中的所述寫入地址對應的選擇位線，供給對應于所述寫入數據的第一數據寫入電流；所述多條寫入選擇線分別接受激活時在預定方向供給的第二數據寫入電流；所述數據寫入電路在向與所述寫入地址對應的寫入選擇線開始供給所述第二數據寫入電流后，開始所述第一數據寫入電流的供給，并在所述第二數據寫入電流的供給完成之前，完成所述第一數據寫入電流的供給。
5.如權利要求1所述的薄膜磁性體存儲器，其特征在于所述存儲單元陣列分割為多個存儲體；所述多個存儲體能夠各自獨立地進行所述數據讀出或所述數據寫入；所述外圍電路并行地進行對所述多個存儲體中的一個的所述數據讀出和對所述多個存儲體中的另一個的所述數據寫入。
6.一種薄膜磁性體存儲器，其特征在于設有由保持磁性寫入的存儲數據的多個磁性體存儲單元矩陣狀配置而成的存儲單元陣列；所述存儲單元陣列還包含，分別對應存儲單元行設置的多條讀出選擇線與寫入選擇線，分別對應于存儲單元列設置的、各自與對應的所述存儲單元列的磁性體存儲單元電連接的多條讀出位線，以及分別對應于存儲單元列設置的、各自與所述多個磁性體存儲單元無電連接的多條寫入位線；所述薄膜磁性體存儲器還包含，接受表示所述存儲單元陣列中的寫入對象單元的寫入地址與給所述寫入對象單元的寫入數據的第一端口，接受表示所述存儲單元陣列中的讀出對象單元的讀出地址，同時輸出來自所述讀出對象單元的讀出數據的第二端口，以及分別基于所述讀出地址與所述寫入地址，對所述存儲單元陣列并行地進行數據讀出與數據寫入的外圍電路；所述外圍電路含中包含，用所述多條讀出位線中根據所述讀出地址選擇的至少一條，從所述讀出對象單元讀出所述存儲數據的數據讀出電路，以及用所述多條寫入位線中根據所述寫入地址選擇的至少一條，向所述寫入對象單元寫入所述寫入數據的數據寫入電路。
7.如權利要求6所述的薄膜磁性體存儲器，其特征在于所述外圍電路還包含根據所述讀出地址有選擇地激活所述多條讀出選擇線的第一譯碼電路；以及根據所述寫入地址有選擇地激活所述多條寫入選擇線的第二譯碼電路。
8.如權利要求6所述的薄膜磁性體存儲器，其特征在于所述數據寫入電路向所述多條寫入位線中與所述寫入對象單元對應的寫入位線供給對應于所述寫入數據的數據寫入電流，同時將各其余的寫入位線固定于預定電壓。
9.如權利要求6所述的薄膜磁性體存儲器，其特征在于所述多個存儲單元的每一個與所述多條寫入位線中對應的一條之間的距離短于所述多個存儲單元的每一個與所述多條讀出位線中對應的一條之間的距離。
10.一種薄膜磁性體存儲器，設有各自含有被矩陣狀配置的保持磁性寫入的存儲數據的多個磁性體存儲單元的多個存儲塊；所述多個存儲塊的每一個能夠獨立進行數據讀出或數據寫入；還包含接受寫入數據和表示所述寫入數據的寫入對象單元的寫入地址的第一端口，接受表示讀出對象單元的讀出地址，同時輸出來自讀出對象單元的讀出數據的第二端口，以及設于所述第一與第二端口和所述多個存儲塊之間的、控制對所述多個存儲塊的所述數據讀出與所述數據寫入的外圍電路；所述外圍電路中包含，響應轉移指令將與所述多個存儲塊之一對應的所述讀出數據或所述寫入數據寫入所述多個存儲塊中的另一個的轉移電路。
11.如權利要求10所述的薄膜磁性體存儲器，其特征在于所述外圍電路中包含，分別對應于所述多個存儲塊設置的、用以傳送來自對應存儲塊的所述讀出數據的多條讀出總線，分別對應于所述多個存儲塊設置的、用以傳送面向對應存儲塊的所述寫入數據的多條寫入總線，根據所述寫入地址，由所述第一端口向所述多條寫入總線有選擇地傳送所述寫入數據的第一選擇器，以及根據所述讀出地址，由所述多條讀出總線向所述第二端口有選擇地傳送所述讀出數據的第二選擇器；所述轉移電路中設有用以在基于所述讀出地址與所述寫入地址之一選擇的兩個存儲塊之間傳送數據的轉接總線。
12.如權利要求11所述的薄膜磁性體存儲器，其特征在于所述多個存儲塊中的每一個，通過所述轉接總線與所述多個存儲塊中的另一個連接，所述外圍電路中設有，分別對應所述多個存儲塊設置的多個數據讀出電路與數據寫入電路；分別對應所述多個存儲塊設置的、各自根據有無來自對應存儲塊的數據讀出指示與所述轉移指示來控制對應的數據讀出電路和對應的讀出總線與轉接總線之間的連接的多個第一轉接開關部；以及分別對應所述多個存儲塊設置的、各自根據有無向對應的存儲塊的數據寫入指示與所述轉移指示來控制對應的數據寫入電路和對應的寫入總線與轉接總線之間的連接的多個第二轉接開關部。
13.如權利要求10所述的薄膜磁性體存儲器，其特征在于所述外圍電路中還包含在執行所述轉移指令時，指定轉移終點與轉移始點的存儲塊的傳送控制電路；所述傳送控制電路根據有無與所述轉移指令并行地進行的所述數據寫入與所述數據讀出，指定對應于所述讀出對象單元的存儲塊與對應于所述寫入對象單元的存儲塊中的一個為所述轉移始點的存儲塊。
全文摘要
本發明提供一種薄膜磁性體存儲器，對應MTJ存儲單元的各列設置位線(BL)。另一方面，對應MTJ存儲單元的各行設置作為讀出選擇線用的字線(WL)與作為寫入選擇線用的寫入數位線(WDL)。并且獨立設置字線譯碼器(20r)與數據線譯碼器(20w)，前者根據讀出端口(2)上輸入的讀出地址(ADDr)有選擇地激活字線(WL)，后者根據寫入端口(3)上輸入的寫入地址(ADDw)有選擇地激活寫入數位線(WDL)。
文檔編號H01L27/10GK1477638SQ0312209
公開日2004年2月25日 申請日期2003年4月21日 優先權日2002年8月23日
發明者大石司 申請人:三菱電機株式會社