采用單個晶體管的高密度半導體存儲器單元和存儲器陣列的制作方法

專利名稱：采用單個晶體管的高密度半導體存儲器單元和存儲器陣列的制作方法
技術領域：
本發明的內容是不揮發性可編程半導體存儲器，更具體的說是通過擊穿晶體管柵氧化層，實現對單個晶體管存儲器單元編程，存儲器陣列就由這樣的單元組成。
背景技術：
不揮發性存儲器在取消電源后仍能保持存儲的數據。這在許多電子設備中是非常需要的。通常的一種不揮發性存儲器是可編程只讀存儲器(“PROM”)，它利用諸如熔絲、反熔絲之類的字線/位線交叉點元件和諸如浮置柵雪崩注入金屬氧化物半導體(“FAMOS”)晶體管之類的俘獲電荷器件來存儲邏輯信息。
頒發給賴興格爾(Reinsinger)等人的美國專利(美國專利號6,215,140)所披露的利用電容中二氧化硅層的擊穿來存儲數字數據的一種PROM單元就是一個例子。賴興格爾(Reinsinger)等人所披露的基本PROM就是利用一個氧化物電容和一個結型二極管作為交叉點元件組合而成(這里‘交叉點’指字線和位線的交叉點)。一個完整的電容代表邏輯值0，一個電擊穿電容代表邏輯1。二氧化硅層的厚度調節到能夠獲得所需要的性能規范。二氧化硅的擊穿電荷約為10C/cm2(庫侖/cm2)。如果給厚度為10nm的電容介質加上一個10伏的電壓(獲得的場強為10mV/cm)，就會有約1mA/cm2的電流流動。在10伏下就會有大量的時間來對一個存儲器單元進行編程。然而，為了減小在電擊穿時出現的大的功率損失，將電容的介質設計得更薄一些更為有利。例如，電容介質厚度為3～4nm的一個存儲器單元可在約1.5伏下工作。在這個電壓下，電容介質仍不會擊穿。因此對于從存儲器單元讀出數據來說，1.5伏是足夠的了。數據在比如說5伏下存儲，在此情況下一個存儲單元結構中的一個單元線束可在1ms時間內完成編程。在這種情況下每cm2電容介質的能量損失大約是50瓦(10庫侖×5伏)。如果所要求的功耗是0.5瓦，完成一個1000兆位存儲器的編程需要大約100秒的時間。如果允許的功耗更大，完成編程的時間相應的就可更快一些。
有些類型的不揮發性存儲器能夠反復編程和擦除，包括通常稱為EPROM的可擦可編程只讀半導體存儲器和通常稱為EEPROM的電可擦可編程只讀半導體存儲器。EPROM存儲器用紫外光擦除，用各種電壓編程；而EEPROM則用各種電壓進行擦除和編程。EPROM和EEPROM都有合適的結構根據待存儲的數據進行充電和放電，這些結構通常稱之為浮置柵。浮置柵上的電荷建立起器件的閾值電壓，即VT，在存儲器被讀出時該電壓就被讀出以確定那里所存儲的數據。一般，這些種類的存儲器單元的研究工作都是致力于盡量減小柵氧化層的應力。
有一種器件稱之為金屬-氮化物-氧化物-硅(“MNOS”)器件，它的溝道位于源和漏之間的硅中，其上覆蓋著由一層二氧化硅層、一層氮化硅層和一層鋁層構成的一種柵結構。MNOS器件通過給柵加上適當的電壓脈沖可在兩種閾值電壓態(V閾值(高)和V閾值(低))之間轉換。這種轉換使電子被俘獲在氧化層-氮化層柵中(V閾值(高))或者從氧化層-氮化層柵中(V閾值(低))被驅趕出來。通常這些種類的存儲器單元的研究工作是致力于盡量減小柵氧化層的應力。
頒發給霍夫曼等人的美國專利(專利號4,037,243)披露了一種利用一種柵控二極管的柵上存儲的電荷來存儲邏輯0和邏輯1的結擊穿存儲器單元。電荷通過利用柵控二極管的P-型電極和柵電極之間形成的電容存儲在柵上。在介質中用二氧化硅和氮化硅層代替二氧化硅形成的電容可使電荷存儲得到增強。在柵控二極管的電極上加上擦除電壓會使氧化層-氮化層界面充滿負電荷，該負電荷在擦除操作完成以后得到保持。這種負的界面電荷是柵控二極管即使在消除了擦除電荷以后也會在一種感應的結模式下工作。此后在讀出柵控二極管時，其溝道就表現出一種場感應結擊穿而出現飽和電流流動。場感應結擊穿電壓低于金相結擊穿電壓。然而，給柵控二極管的電極加上一個寫電壓會使二氧化硅/氮化硅界面充滿正電荷，該正電荷在寫操作完成后仍被保持。此后在讀出柵控二極管時，柵控二極管會被擊穿。因為這時不存在溝道。
制作各種不揮發性存儲器所采用的各種工藝在改進方面普片落后于廣泛使用的工藝(如先進的CMOS(互補金屬氧化物半導體)邏輯工藝)的改進。例如，如果要制作高壓發生電路所需要的各種特殊區域和結構、三阱、浮置柵、ONO層、以及這種器件中通常看到的特殊源和漏結，象快閃EEPROM那樣的器件工藝所需要的光刻次數要比標準的先進CMOS(互補金屬氧化物半導體)邏輯工藝多30％。相應地，快閃器件的制作工藝要落后于標準的先進CMOS邏輯工藝一到兩代，而每塊大圓片的成本要比后者貴30％左右。作為另一個例子，制作反熔絲的工藝必須適合于制作各種反熔絲結構和高壓電路，但該工藝同樣比標準的先進CMOS工藝落后大約一代。
一般，在制作金屬-氧化物-硅(MOS)器件比如電容和晶體管的二氧化硅層時都要非常仔細。為了確保在制作過程中及次后的集成電路的正常工作中二氧化硅層不至遭受應力影響，從而獲得所需要的器件特性而且不隨時間而衰減，這種高度的仔細是必要的。一項美國專利(專利號5,241,200)披露在制作過程中所采取的仔細程度就是一個例子。它披露了在一個圓片制作工藝中使用一擴散層和一個旁路來使字線中的累積電荷放電。避免這種電荷累積可確保不會給柵絕緣膜加上大的電場，從而避免用字線作為柵連線時出現的晶體管特性變化和柵絕緣膜的衰降和擊穿。
一個例子就是頒發給田村等人的一項美國專利(專利號6,249,472)所披露的在電路設計中為避免晶體管的二氧化硅層在正常的電路工作中出現應力所采取的仔細程度。田村等人披露了在一個具體體現中所使用的反熔絲與P-溝MOS晶體管串聯的一種反熔絲電路和在另一個具體體現中所使用的反熔絲與n-溝MOS晶體管串聯的一種反熔絲電路。雖然制造反熔絲不需要制造反熔絲電路通常所需要的附加膜制作工藝，但田村等人卻遇到了另外一個問題。當反熔絲被短接出來時，串聯的晶體管就暴露在足以擊穿晶體管二氧化硅層的高壓下。田村等人披露在電路中增加另一只晶體管才得以避免將第一只晶體管暴露于擊穿電位下。
上邊這些資料顯示以前的看似完美的存儲器技術仍有不少缺點。

發明內容
本發明的內容是一種可編程存儲器單元，此存儲器單元可用于具有列位線和行字線的存儲器陣列，其特征是該存儲器單元包括一個晶體管；此晶體管具有一個柵極，柵極與襯底之間的柵介質，在鄰近所述柵極并在所述的襯底內形成的第一和第二摻雜半導體區域；所述的兩個摻雜半導體區域以一個間隔相關聯，在所述的柵極下方定義一個溝道區域；柵極由所述的一條列位線形成；一個與晶體管第二個摻雜半導體區連結的行字線節點；所述行字線節點與一條行字線相連。
本發明的內容中所述的列位線，通過列位線節點與柵極連接。
本發明的內容中所述的柵極，不與第1和第2摻雜半導體區的任何一個交疊。
本發明的內容中所述的晶體管中，鄰近于第1和第2摻雜半導體區的柵介質厚度，大于鄰近所述溝道區域的柵介質厚度。
本發明的內容中所述的柵極和第2摻雜半導體區有距離為D的側向間隔。
所述的長度D，足以防止第1或第2摻雜半導體區短路。
本發明的內容中所述的第1摻雜半導體區是浮置的。
本發明的內容中所述的存儲器單元被編程后，還包含一個在溝道區內的襯底上形成的已經編程的摻雜區。
本發明的另一內容是一種可編程存儲器陣列的操作方法，該可編程存儲器陣列包括大量的行線、大量的列線、大量的位于行線和列線各個交叉點的存儲器單元，每一個存儲器單元由一個晶體管和一個與晶體管的第2摻雜半導體區連結的行字線節點組成，該晶體管有一個柵極、柵極與襯底之間的一層柵介質、鄰近柵極的襯底上形成的第一和第二摻雜半導體區域，摻雜半導體區域用一個間距分隔以便在柵極之下定義出溝道，柵極由一條列位線形成，所述的行字線節點與一條行字線聯接，其特征是該操作方法包括把第1個電壓加在一條被選擇的列位線和被選擇晶體管的柵極上；把第2個電壓加在被選擇的一條行字線上；第1個電壓和第2個電壓在選擇的晶體管的柵介質上形成電勢差，使得被選擇的晶體管的溝道區域的襯底上形成一個被編程的攙雜區。
所述的可編程存儲器陣列的操作方法，還包括在不對應于選擇的晶體管的行字線上加第3個電壓。
所述的可編程存儲器陣列的操作方法，還包括對選擇的晶體管進行讀操作；即在選擇的晶體管柵極加第4個電壓，并監測從柵極到選擇的列位線的電流流動。
所述的可編程存儲器陣列的操作方法，還包括在不對應于選擇的晶體管的行字線上加第5個電壓。
本發明的另一內容是一種可編程只讀存儲器陣列，該可編程存儲器陣列包括大量的行線、大量的列線、位于行線和列線各個交叉點的大量存儲器單元，其特征是每一個存儲器單元包括一個晶體管；該晶體管有一個柵極、柵極與襯底之間的一層柵介質、鄰近柵極的襯底上形成的第一和第二摻雜半導體區域，摻雜半導體區域用一個間距分隔以便在柵極之下定義出溝道，柵極由一條列位線形成；一個行字線節點；該行字線節點與晶體管的第2摻雜半導體區連結，所述的行字線節點與一條行字線聯接。
所述的可編程只讀存儲器陣列中，所述的列位線，通過列位線節點連接到柵極。
所述的可編程只讀存儲器陣列中，所述的晶體管的柵極，不與相應晶體管的第1或第2摻雜半導體區交疊。
所述的可編程只讀存儲器陣列中，所述晶體管中，在接近第1和第2摻雜半導體區的柵介質比溝道區上的柵介質更厚。
所述的可編程只讀存儲器陣列中，所述的柵極和第2摻雜半導體區有距離為D的側向間隔。
所述的存儲器陣列中的長度D，足以防止第1和第2摻雜半導體區短路。
所述的可編程只讀存儲器陣列中，所述的晶體管第1摻雜半導體區是浮置的。
所述的可編程只讀存儲器陣列中，還包括所述存儲器單元被編程后在溝道區域的襯底上形成一個編程的攙雜區。


圖1采用本發明的一種存儲器陣列的部分電路示意圖；圖2圖1所示的一部分存儲器陣列的部分布局圖；圖3對應于圖2的部分存儲器陣列的集成電路結構的斷面圖；圖4給出了圖1至圖3中存儲器單元的操作電壓列表；圖5顯示了已編程存儲器單元的斷面圖；圖6顯示了已編程存儲器單元的電路示意圖；圖7一種實驗裝置的斷面圖；圖8表示一恒定電壓應力對超薄柵氧化層的作用的圖；圖9表示超薄柵氧化層的電流-電壓特性在衰減的各個階段的圖；圖10在各種氧化層厚度的n-溝場效應晶體管(反型)上用半對數標度測量的63％分布的擊穿時間對柵壓的關系圖；圖11在檢測出連續擊穿事件后測量的n-型器件的電流-電壓特性。
具體實施例方式
一種具有在柵氧化層周圍構成的數據存儲元件的半導體存儲單元被用于存儲信息，其操作方法是給超薄介質加應力出現擊穿(軟擊穿或硬擊穿)來建立存儲器單元的漏泄電流電平。存儲器單元通過檢測單元吸收的電流來讀出。一種合適的超薄介質是約50埃厚或50埃厚以下的用于晶體管的高質量柵氧化層。在當今的先進CMOS邏輯工藝中通常都使用這種超薄氧化層介質。這種氧化層通常的形成方法有淀積、硅有源區的氧生長、或者它們的組合工藝。其它一些合適的介質包括氧化物-氮化物-氧化物復合介質、化合氧化物等。
下面的敘述給出了大量的具體細節以便對本發明的體現有一個透徹的理解。然而，熟悉相關工藝的人將會認識到本發明在沒有一個或多個具體細節的情況下，即采用其它的方法、元件、材料等就可以實施。在其它情況下，為了避免本發明的某些方面被掩蓋，對一些大家所熟知的結構、材料或操作原理就不再詳述或圖解說明。
整個詳細說明中提到的“一個體現”或“某個體現”表示敘述的與該體現相連系的具體特點、結構或特性至少包含在本發明的一個體現中。因此，在整個詳細說明中的各處所出現的“在一個體現中”或“在某個體現中”等措詞不一定全指同一個體現。而且，具體的特點、結構或特性可以在一個體現或多個體現中以任何合適的方式結合在一起。
本發明涉及到基于柵氧化層擊穿的快閃存儲器設計的其它類型，其發明人和發明的受讓人與本發明相同。以下每個文檔一并作為參考例證2001年9月18日提交的標題為‘利用對超薄絕緣層介質的擊穿現象的半導體存儲器單元和存儲器陣列’的美國專利申請(序號09/955,641)；2001年12月17日提交的標題為‘利用對超薄絕緣層介質的擊穿現象的半導體存儲器單元和存儲器陣列’的美國專利申請(序號10/024,327)；2001年10月17日提交的標題為‘帶有用邏輯工藝加工而成的不揮發性存儲器的智能卡’的美國專利申請(序號09/982,034)；2001年10月17日提交的標題為‘用邏輯工藝制造的氧化層可再編程不揮發存儲器’的美國專利申請(序號09/982,314)；2001年12月6日提交的標題為“利用超薄介質擊穿現象的可再編程不揮發性存儲器”的中國專利申請(申請號01129152.4)；2001年12月6日提交的標題為“利用超薄介質擊穿現象的半導體存儲器單元和存儲器陣列”的中國專利申請(申請號01129151.6)；2001年12月6日提交的標題為“具有利用超薄介質擊穿現象的存儲器的智能卡”的中國專利申請(申請號01129150.8)。以上所有這些都互為參考。本發明提出的存儲器單元尺寸非常小，所以可以實現高密度。
圖1是采用本發明的存儲器陣列100的一個例子。它是一個3行4列的陣列，而且，陣列可以是任意規模。存儲器陣列100包括12個存儲器單元102，每一個單元包含一個MOS晶體管104。比如，第一行R1和第一列C1的交叉點處的存儲器單元102中有一個MOS晶體管104，其柵極連接到列線C1(也稱為‘位線’或者‘列位線’)，源極連接到行線R1(也稱為‘字線’或者‘行字線’)，漏極保持浮置，連接到鄰近存儲器單元102的漏極。
正如下邊將要看到的，編程過程中，需要在被選擇列的晶體管102的柵極加一個相對較大的電壓(經由位線Cx，這里x＝1～M，其中M是總列數)以使柵氧化層擊穿。圖1中的其他存儲器單元102也由位于列位線Cx和行字線Ry(這里y＝1～N，其中N是總行數)的交叉點處的同樣的晶體管102組成。
圖1中的存儲器陣列100中晶體管102用作數據存儲單元是有利的，因為該晶體管的制作可以采用眾多的常規CMOS工藝，僅需一次多晶硅淀積，不需要另加任何掩膜。相比之下，采用‘浮置柵’的flash存儲器需要至少兩個多晶硅層。而且，本發明采用現今先進技術，晶體管尺寸可以做的非常小。例如，采用0.18mm，0.13mm或者更小線寬工藝將大大提高flash存儲器的存儲密度。
雖然只示出了存儲器陣列100的4×3部分，但實際上當用比如說先進的0.13μm CMOS邏輯工藝制作時，這樣的存儲器陣列包含有大約1000兆位量級或更多的存儲器單元。隨著CMOS邏輯工藝的進一步改進還可實現更大的存儲器。存儲器100實際上被組織成一些字節、頁面和冗余行(未示出)，這種組織可用所需的任何方式進行。許多合適的存儲器組織結構是大家所熟知的。
圖2示出的是存儲器陣列100一部分的局部布局圖200。圖3為一個說明性MOS集成電路300的斷面圖。該圖示出了一些主要的結構方面，根據圖2的布局圖，這些結構對應于由晶體管104構成的存儲器單元102。圖2的布局圖適合于比如說先進CMOS邏輯工藝。MOS這個詞語通常理解為適用于任何柵材料，包括摻雜多晶硅、其它良導體以及二氧化硅以外的各種不同的柵介質。這個詞語在本說明中就是這樣用的。例如，介質可以是任何一種介質，比如氧化物或氮化物，它在加上一段時間的電壓時就會發生硬擊穿或軟擊穿。在一個體現中，使用了約50埃(0.25□m工藝是50埃，0.18□m工藝是30埃，0.13□m工藝是20埃)厚的熱生長柵二氧化硅。
存儲器陣列100最好是采用柵格方式布局，使列線C1，C2，C3和C4正交于行線R1，R2，R3以及晶體管104的擴散源區和漏區。位于行線R1和列線C1交叉點的晶體管104是在p阱有源區內，用下述的方式形成的。
淀積或熱氧化形成一超薄柵氧化層304，然后淀積和摻雜多晶硅，用一柵掩模版光刻圖形。柵掩模版包含的圖形有列位線C1，C2，C3和C4，這一摻雜多晶硅同時也用作晶體管104的柵極；另外，也可能將列位線的節點連接到晶體管的柵極310，形成分離的列位線結構。各種源區和漏區用常規工藝步驟(注入、隔離、和n+源/漏注入)形成，制作出n+源區306和n+漏區308。更應注意的是，晶體管104的多晶硅柵310不能與n+源/漏區重迭。因而，不能采用輕摻雜的漏區結構。正如如下所述，由于多晶硅柵區310不與n+源/漏區重迭或接近，在編程時，多晶硅柵區將不會直接與n+源/漏區短接。
更進一步地，制作的n+源區306的接觸孔(也被稱為字線節點)可以連接到行線RY。行線RY經由金屬淀積然后刻蝕而成。多晶硅與金屬層之間的絕緣層(未顯示出來)淀積在多晶硅層之上。因而，連接金屬行線Ry和n+源區306的接觸孔就在這一中間絕緣層上制作。
現在參照圖4所示的說明性電壓來說明存儲器陣列100的工作原理。需要理解的是這些電壓是說明性的，在不同的應用中或當使用不同的工藝技術時，很可能就要使用不同的電壓。在編程時，存儲器陣列100中的各個存儲器單元就暴露在四種可能的編程電壓組合的一種情況下，這些電壓表示在圖4的401，403，405和407線條上；讀電壓表示在409、411、413和415線條上。假定對一個位于R1和C1的交叉點上的存儲器單元102進行編程，被選擇的存儲器單元102對應于被選行線和被選列線(“SR/SC”)。如線411所示，被選擇的字線R1的電壓(表示為Vw1或″字線電壓″)為0伏，位線C1的電壓(表示為Vb1或″位線電壓″)為8伏。因而，晶體管104的柵極(位線C1)和源極(字線R1)之間的電壓是8伏。晶體管104的柵氧化層304被設計成在此電勢差下擊穿，從而實現該存儲器單元的編程。編程過程中，電壓電勢擊穿柵氧化層，導致泄漏電流經過柵氧化層流入下方的襯底，大多被接地的N+源/漏俘獲。結果導致晶體管104的n+源區306和n+漏區308之間的p阱302中形成一個已被編程的n+區501(見圖5.)需要理解的是，所用電壓的精確數值取決于柵氧化層厚度和其他因素。例如0.13微米CMOS工藝的柵氧化層更薄，因此被選擇字線和被選位線之間所需的電壓差更低。作為體現，當用0.13微米工藝時，位線C1和未被選擇的字線電壓為4.5伏，未被選擇的位線R1電壓在0～1.2伏之間。
假定被選擇的行和列是R1和C1，考慮一下這個選擇對于位于選擇的行和未選擇的列(“SR/UC”)，例如R1和C2交叉點處存儲器單元102的影響。如線405所示，字線R1的電壓為0伏，未選擇的位線C2的電壓為3.3伏。這導致晶體管104的柵氧化層304上有一個3.3伏的電勢差，不足以讓晶體管104的柵氧化層擊穿。這樣存儲器單元102不被編程。
假定被選擇的行和列是R1和C1，考慮一下這個選擇對于位于未選擇的行和選擇的列(“UR/SC”)，例如R2和C1交叉點處存儲器單元102的影響。如線403所示，未選擇的字線R2的電壓為8伏，位線C1的電壓為8伏。這導致晶體管104的柵氧化層304上的電勢差為0伏。這樣存儲器單元102不被編程。
假定被選擇的行和列是R1和C1，考慮一下這個選擇對于未選擇的列和未選擇的行(“UR/UC”)，例如R2和C2交叉點處存儲器單元102的影響。如線407所示，未選擇的字線R2上的電壓為8伏，未選擇的位線C2上的電壓為3.3伏。這導致晶體管104的柵極304和N+源/漏區之間有一個-4.7伏的負電勢差。由于N+源/漏區是正電壓，柵區是負電壓，源/漏區的高電壓不能通過柵區，這時存儲器單元102不被編程。進一步地，未選擇的字線上電壓可以偏置為一個中等電壓值，例如2伏～6伏，阻止單元被編程。然而，已編程單元會導致選擇的位線到未選擇字線的泄漏電流。如果未選擇的位線是浮動的，泄漏電流將對其充電，導致位線電壓上升。通過偏置未選擇字線RX的電壓到8伏，我們可以阻止泄漏，從而縮短通過編程單元對被選擇的位線充電的時間。
用擊穿柵氧化層304的方法實現存儲器單元102編程之后，單元102的物理特性被改變。圖5中，存儲器單元102的一個晶體管104被編程。在編程中，晶體管104的柵區下形成一個被編程的n+區501。電流穿過柵氧化層304，到達下層(p阱302)，形成該n+區501。
盡管圖3中看不清楚，如上邊標識，晶體管104的多晶硅柵310不應該與n+源/漏區垂直交疊。事實上，通過橫向分離柵區310和n+源區306、n+漏區308，例如用一個CMOS LDD(互補金屬氧化物半導體輕摻雜溝道)作間隔，足以防止編程中短路的發生。正如圖3中所看到的，這個橫向分離被設計為一個橫向距離D。作為體現，在采用LDD電介質作間隔的CMOS邏輯器件中，橫向距離D為0.02～0.08□m。通過不使多晶硅柵區與n+源/漏區重迭或接近，在編程時，多晶硅柵區將不會直接的與n+源/漏區短接。卻形成了被編程的n+區501。進一步地，可采用另外的方法避免柵區310和n+區306、308短接。僅僅舉一個例子，可以通過在多晶硅柵刻蝕之后的側向氧化，使得靠近n+區306和308的柵氧化層更厚。其他方法也同樣適合。
在圖6所示電路中可以看到圖5中已編程的存儲器單元。對一個存儲器單元編程將得到兩個門控二極管601和603的排列，這兩個二極管防止電流從字線Rv流向位線Cx。但是在讀操作時，柵極上的正偏壓能引起一個n+反型層，從而連接N+源/漏區，電流將可以從位線Cx流向字線Ry。
存儲器陣列100的讀出方式如下在被選擇的列位線(“SC”)上加一個1.8伏的讀選電壓，在被選擇的行字線(“SR”)上加一個0伏的讀選電壓。值得注意的是，這些電壓適用于典型的0.18□m CMOS工藝。更小尺寸的先進CMOS工藝將要求更低的電壓。例如在0.13□m CMOS工藝中，加載于被選列位線上的讀選電壓約為1.2伏。
假設R1和C1是選擇的列和行(“SC/SR”)，交叉點處的存儲器單元102已經被編程。如線標409所示的那樣，經由位線C1給晶體管104的柵極加1.8伏電壓(讀選電壓)，經由字線R1加0伏電壓到源極。這將導致電流從位線C1，經過晶體管104的柵氧化層，到零電位接地的字線R1的流動。通過檢查位線上的電流，能斷定存儲器單元102是否被編程。如果存儲器單元102未被編程，就不會有電流的流動，顯示出存儲器單元未被編程。
假定讀操作時選擇的行和列是R1和C1，考慮這種選擇對于位于未選擇行和選擇的列(“UR/SC”)，例如R2和C1的交叉點處存儲器單元102的影響。如線標411所示，在位線C1上的電壓是1.8伏，通過未選擇字線R2給源極加1.8伏電壓，這樣晶體管上沒有電壓差，也就沒有電流流動。將未選擇字線R2偏置為1.8伏，可以縮短從被選位線通過已編程單元的充電時間。這是因為當未選擇字線浮置時，經由已編程單元向被選位線充電需要一定時間。
假定讀操作時R1和C1是選擇的行和列，考慮這種選擇對于位于被選擇行和未選擇列(“SR/UC”)，例如R1和C2交叉點處存儲器單元102的影響。如線標413所示，在未選擇位線C2上電壓為0伏，通過被選擇字線R1給源極加0伏電壓，晶體管上沒有電壓差，也就沒有電流流動。
假定讀操作時選擇的行和列是R1和C1，考慮這種選擇對于位于未選擇列和未選擇行(“UR/UC”)，例如R2和C2交叉點處存儲器單元102的影響。如線標415所示，在未選擇位線C2上電壓為0伏，從未選擇字線R2給源極加1.8伏電壓。即使對于已編程的單元，看起來也只是象一個更精確的偏壓二極管，因而沒有從未選擇字線(1.8伏)到未選擇位線(0伏)的電流流動。
正如上邊所看到的，讀操作中，在有一個未選擇的行或者未選擇的列的情況下，不會有電流被交叉點處存儲器單元吸收。
對氧化層擊穿進行了有別于本文中存儲器陣列100所示存儲器單元102的其他各種研究，指出了擊穿超薄介質的合適電壓，并確定擊穿是可控的。當超薄柵氧化層暴露于電壓感應的應力下時，柵氧化層中就會出現擊穿。雖然導致柵氧化層本征擊穿的確切機制還不清楚，但擊穿過程是一個通過軟擊穿(“SBD”)到硬擊穿(“HBD”)階段的漸進過程。一種擊穿原因被認為是氧化層的缺陷中心。這些缺陷中心可以單獨起作用引起擊穿，或者俘獲電荷從而引起局部的高電場和大電流和一種導致熱逃逸的正反饋條件。改進制造工藝可減少這種氧化層缺陷從而減少這種擊穿的出現。擊穿的另一個原因被認為是即使在無缺陷的氧化層中各種中心的電子和空隙俘獲，這種俘獲也可導致熱逃逸。
拉斯萊斯等人進行了一項載流子分離實驗，表明柵極加正偏壓時襯底中電子的電離碰撞是襯底空隙電流的主要來源。穆罕默得·拉斯萊斯，英格里德·得·沃夫，圭多·格羅森斯基，羅賓·迪格洛夫，赫爾曼·E·梅的《氧化層擊穿后襯底空穴電流成因》國際電子器件會議00-537，2000(Mahmoud Rasras，Ingrid De Wolf，Guido Groeseneken，Robin Degraeve，Herman e.Maes，Substrate Hole Current Originafter Oxide Breakdown，IEDM 00-537，2000)。通過一種涉及到溝道反型的裝置在超薄氧化層上進行了一項恒壓應力實驗，表明SBD(軟擊穿)和HBD(硬擊穿)都可用來存儲數據，并且通過控制柵氧化層存儲元件的應力時間就可獲得所需要的SBD或HBD程度。圖7示出了該實驗裝置的斷面示意圖。恒壓應力對于超薄柵氧化層的影響示于圖8，圖中的x軸是時間，以秒為單位；y軸是電流，以安培為單位。X軸和y軸成對數關系。圖8示出了在恒壓應力下軟擊穿和硬擊穿前后測量的柵極電流和襯底空隙電流。在大致12.5秒的時間內，總電流很穩定，主要成分為電子電流，正如Ig所測量的那樣。漏泄電流可認為是Fowler-Nordheim(“FN”)隧道效應和應力感應的漏泄電流(“SILC”)。在大約12.5秒的時間處，觀察到測量的襯底空隙電流有一個大的跳躍，它是建立起軟擊穿(”SBD”)的一個信號。從12.5秒到大約19秒處，在這一新的電平上總電流基本保持恒定，盡管襯底電流有些波動。在大約19秒處，電子電流和襯底電流都有一個大的跳躍，表明建立起了硬擊穿(“HBD”)。從圖8可見，通過控制柵氧化層存儲元件經受應力的時間可以獲得所期望的SBD和HBD程度。
蘇遜等人研究了超薄二氧化硅膜中的后SBD傳導。喬迪·蘇遜，安立奎·米蘭達·波斯特的《軟擊穿在二氧化硅柵氧化層中的傳導》國際電子器件會議00-533，2000(Jordi Sune，Enrique Miranda，Post Soft Breakdown conduction in SiO2 GateOxides，IEDM 00-533，2000)。圖9示出了超薄柵氧化層在衰降時電流-電壓(“I-V”)特性的各個階段。圖中，x軸是以對數關系表示的電壓，以伏為單位；y軸是以對數關系表示的電流，以安培為單位。從圖9可見，可用來對柵氧化層存儲元件進行編程的電壓值范圍很寬，而且SBD或者HBD都可用來在柵氧化層存儲元件中存儲信息。圖中還示出了幾種后擊穿I-V特性，可以看出從SBD到HBD的變化過程。在SBD和HBD處產生的漏泄電流以及在這兩種極端情況之間的中間情形下產生的漏泄電流大致與2.5伏到6伏范圍的電壓值成線性關系。
吳等人研究了超薄氧化層的電壓對電壓加速的關系。E·Y·吳等的《與電壓相關的超薄氧化層擊穿的電壓加速效應》國際電子器件會議00-541，2000(E.Y.Wuet al.，Voltage-Dependent Voltage-Acceleration of Oxide Breakdown for Ultra-ThinOxides，IEDM 00-541，2000)。圖10示出了在氧化層厚度從2.3nm到5.0nm變化的n-溝FETs(反型)上測量的63％分布處的擊穿時間對半對數標度柵壓的關系。這些分布總的來說一致的而且是線性的，表明這種過程是可控的。
米蘭達等人在檢測到連續擊穿事件后對氧化層厚度為3nm、面積為6.4×10-5cm2的nMOSFET(n型金屬氧化物半導體場效應晶體管)器件進行了I-V特性測量。米蘭達等人的《通過二氧化硅薄膜中多重擊穿通道的泄漏電流的解析模型》國際電氣和電子工程師協會第39次國際可靠性物理學年度座談會，2001年奧蘭多367-379頁(Miranda et al.，“Analytic Modeling of Leakage Current Through MultipleBreakdown Paths in SiO2Films”，IEEE 39thAnnual International Reliability PhysicsSymposium，Orlando，FL，2001，pp 367-379.)圖11表明這些測量結果對應于線性區，其中“N”是導電溝道數。這些結果非常線性，表明通路基本上是阻性的。
這里所述的存儲器單元中使用的各種晶體管在多數情況下都是一些正常的低壓邏輯晶體管。如果采用0.25μm工藝，這些晶體管的超薄柵氧化層厚度在比如說50埃左右；如果采用0.13μm工藝，這些晶體管的超薄柵氧化層厚度在比如說20埃左右。這樣一種超薄柵氧化層兩端上的電壓在編程時可暫時大大高于Vcc，對于用0.25μm工藝制造的集成電路來說Vcc一般為2.5V；對于用0.13μm工藝制造的集成電路來說，Vcc一般為1.2伏。這樣的超薄氧化層一般能夠經受4或5伏的電壓而不會降低晶體管性能。
這里所述的發明說明及其應用只是說明性的，并不是要限制發明范圍。對這里披露的一些體現可能有許多變種和修改，在工藝界具有普通技能的人都知道這些體現中各種元件的實際替代品和等效品。例如，各個例子中采用的各種電壓只是說明性的，因為人們在一個電壓范圍中選擇一個精確的電壓值是有分歧的，而且在任何一種情況下電壓值都與器件特性有關。為了敘述存儲器中通常使用的線條種類，使用了行字線和列位線等詞語，但有些存儲器對這些詞語可有另外的叫法。而且，不同的攙雜類型可能正好相反，例如，上邊描述的n溝晶體管可能被p溝晶體管取代。因此，不須偏離本發明的范圍和精神，就可以對本文所披露的實例作這樣和那樣的變更和改進。
權利要求
1.一種可編程存儲器單元，此存儲器單元可用于具有列位線和行字線的存儲器陣列，其特征是該存儲器單元包括一個晶體管；此晶體管具有一個柵極，柵極與襯底之間的柵介質，在鄰近所述柵極并在所述的襯底內形成的第一和第二摻雜半導體區域；所述的兩個摻雜半導體區域以一個間隔相關聯，在所述的柵極下方定義一個溝道區域；柵極由所述的一條列位線形成；一個與晶體管第二個摻雜半導體區連結的行字線節點；所述行字線節點與一條行字線相連。
2.按權利要求1所述的可編程存儲器單元，其特征是所述的列位線，通過列位線節點與柵極連接。
3.按權利要求1所述的可編程存儲器單元，其特征是所述的柵極，不與第1和第2摻雜半導體區的任何一個交疊。
4.按權利要求1所述的可編程存儲器單元，其特征是所述的晶體管中，鄰近于第1和第2摻雜半導體區的柵介質厚度，大于鄰近所述溝道區域的柵介質厚度。
5.按權利要求1所述的可編程存儲器單元，其特征是所述的柵極和第2摻雜半導體區有距離為D的側向間隔。
6.按權利要求5所述的可編程存儲器單元，其特征是所述的長度D，足以防止第1或第2摻雜半導體區短路。
7.按權利要求1所述的可編程存儲器單元，其特征是所述的第1摻雜半導體區是浮置的。
8.按權利要求1所述的可編程存儲器單元，其特征是所述的存儲器單元被編程后，還包含一個在溝道區內的襯底上形成的已經編程的摻雜區。
9.一種可編程存儲器陣列的操作方法，該可編程存儲器陣列包括大量的行線、大量的列線、大量的位于行線和列線各個交叉點的存儲器單元，每一個存儲器單元由一個晶體管和一個與晶體管的第2摻雜半導體區連結的行字線節點組成，該晶體管有一個柵極、柵極與襯底之間的一層柵介質、鄰近柵極的襯底上形成的第一和第二摻雜半導體區域，摻雜半導體區域用一個間距分隔以便在柵極之下定義出溝道，柵極由一條列位線形成，所述的行字線節點與一條行字線聯接，其特征是該操作方法包括把第1個電壓加在一條被選擇的列位線和被選擇晶體管的柵極上；把第2個電壓加在被選擇的一條行字線上；第1個電壓和第2個電壓在選擇的晶體管的柵介質上形成電勢差，使得被選擇的晶體管的溝道區域的襯底上形成一個被編程的攙雜區。
10.按權利要求9所述的可編程存儲器陣列的操作方法，其特征是還包括在不對應于選擇的晶體管的行字線上加第3個電壓。
11.按權利要求9所述的可編程存儲器陣列的操作方法，其特征是還包括對選擇的晶體管進行讀操作；即在選擇的晶體管柵極加第4個電壓，并監測從柵極到選擇的列位線的電流流動。
12.按權利要求11所述的可編程存儲器陣列的操作方法，其特征是還包括在不對應于選擇的晶體管的行字線上加第5個電壓。
13.一種可編程只讀存儲器陣列，該可編程存儲器陣列包括大量的行線、大量的列線、位于行線和列線各個交叉點的大量存儲器單元，其特征是每一個存儲器單元包括一個晶體管；該晶體管有一個柵極、柵極與襯底之間的一層柵介質、鄰近柵極的襯底上形成的第一和第二摻雜半導體區域，摻雜半導體區域用一個間距分隔以便在柵極之下定義出溝道，柵極由一條列位線形成；一個行字線節點；該行字線節點與晶體管的第2摻雜半導體區連結，所述的行字線節點與一條行字線聯接。
14.按權利要求13所述的可編程只讀存儲器陣列，其特征是所述的存儲器陣列中列位線，通過列位線節點連接到柵極。
15.按權利要求13所述的可編程只讀存儲器陣列，其特征是所述的存儲器陣列中晶體管的柵極，不與相應晶體管的第1或第2摻雜半導體區交疊。
16.按權利要求13所述的可編程只讀存儲器陣列，其特征是所述的存儲器陣列中的晶體管中，在接近第1和第2摻雜半導體區的柵介質比溝道區上的柵介質更厚。
17.按權利要求13所述的可編程只讀存儲器陣列，其特征是所述的存儲器陣列中柵極和第2摻雜半導體區有距離為D的側向間隔。
18.按權利要求17所述的可編程只讀存儲器陣列，其特征是所述的存儲器陣列中的長度D，足以防止第1和第2摻雜半導體區短路。
19.按權利要求13所述的可編程只讀存儲器陣列，其特征是所述的存儲器陣列中，晶體管第1摻雜半導體區是浮置的。
20.按權利要求13所述的可編程只讀存儲器陣列，其特征是所述的存儲器陣列中，還包括所述存儲器單元被編程后在溝道區域的襯底上形成一個編程的攙雜區。
全文摘要
采用單個晶體管的高密度半導體存儲器單元和存儲器陣列，披露了一種在列位線和行字線交叉點處的單個晶體管組成的存儲器單元。該晶體管的柵極由列位線形成，源極連接到行字線，通過在列位線和行字線間加一個電壓電位，在晶體管的柵極下面的襯底中形成一個被編程的n+區，從而實現存儲器單元的編程。
文檔編號H01L21/70GK1434517SQ0311737
公開日2003年8月6日 申請日期2003年2月28日 優先權日2003年2月28日
發明者彭澤忠 申請人:彭澤忠