基于晶體管柵氧化層擊穿特性的可編程門陣列的制作方法

專利名稱：基于晶體管柵氧化層擊穿特性的可編程門陣列的制作方法
技術領域：
本發明的內容是可編程門陣列(FPGA)，更具體的說是一種基于晶體管柵氧化層擊穿的FPGA。
另一種類型的FPGA是基于反熔絲(anti-fuse)技術。雖然它被廣泛的接受，但反熔絲技術需要特別的熔絲工藝。此外，基于反熔絲技術的FPGA只能進行一次編程。
還有一種類型的FPGA是基于快閃(flash)存儲技術。然而，快閃存儲技術需要相對而言更復雜的半導體工藝，因此成本很高。
本發明的內容是一種適用于具有列位線，讀位線和行字線的FPGA陣列的現場可編程門陣列(FPGA)單元，其特征是這種單元含有
一個電容器，它具有第一終端和第二終端，第一終端連接到列位線，第二終端連接到一個開關控節點，上述電容器的上述第一終端和第二終端之間有一個電介質層；一個選擇晶體管，它有一個柵，一個源，和一個漏，上述柵連接到上述讀位線，上述源連接到上述開關控制節點，上述漏連接到一個行字線；一個開關，它被上述開關控制節點控制。
本

發明內容
中所述的開關是一個金屬氧化物半導體場效應晶體管(MOSFET)，并且上述金屬氧化物半導體場效應晶體管(MOSFET)的柵被連接到上述開關控制節點。
所述的開關和所述的選擇晶體管具有比上述電容器的電介質更厚的柵氧化層。
本

發明內容
中上述電容器的上述第一終端，上述選擇晶體管的上述柵和上述開關的柵是用同一多晶硅層形成的。
本

發明內容
中第一金屬層連接上述開關控制節點和上述開關的上述柵。
上述開關和選擇晶體管的上述柵氧化層厚度是CMOS工藝下輸入/輸出晶體管的柵氧化層厚度。
本發明的另一內容是一種操作現場可編程門陣列(FPGA)的方法，此門陣列包含許多行字線，許多列位線，許多讀位線，以及許多在相應的行字線與列位線的交叉點上的FPGA單元；上述FPGA單元包括一個電容器、一個選擇晶體管和一個開關；上述電容器具有第一終端和第二終端，第一終端連接到一個列位線，上述第二終端連接到一個開關控制節點；上述電容器的上述第一終端和上述第二終端之間是電介質；上述選擇晶體管有一個柵，一個源和一個漏，上述柵連接到上述讀位線，上述源連接到上述開關控制節點，上述漏連接到一個行字線；上述開關被上述開關控制節點所控制；其特征是本方法包括加第一個電壓到一個被選擇的列位線和一個被選擇的上述選擇晶體管的柵上；加第二個電壓到一個被選擇的行字線上；跨越電容器電介質的第一個電壓和第二個電壓，形成一個電勢差來擊穿上述電介質，使上述電容器變成一個電阻器件。
該方法中還包括加第三個電壓到與上述被選擇的選擇晶體管不對應的行字線上。
該方法中上述被選擇的選擇晶體管是通過加第四個電壓到上述被選擇的選擇晶體管和上述列位線上來讀的。
該方法中還包括加第五個電壓到與上述被選擇的選擇晶體管不對應的行字線上。
本發明的另一內容是一種現場可編程門陣列(FPGA)，此門陣列包含許多行字線，許多列位線，許多讀位線，以及許多在相應的行字線與列位線的交叉點上的單元；其特征是每個單元包括一個有第一終端和第二終端的電容器，第一終端連接到一個列位線，上述第二終端連接到一個開關控制節點，上述電容器的上述第一終端和上述第二終端之間是電介質；一個選擇晶體管，它有一個柵，一個源和一個漏，上述柵連接到上述讀位線，上述源連接到上述開關控制節點，上述漏連接到一個行字線；一個開關被上述開關控制節點所控制。
該現場可編程門陣列(FPGA)中上述開關是一個MOSFET，并且上述MOSFET的柵被連接到上述開關控制節點。
該現場可編程門陣列(FPGA)中上述開關和上述選擇晶體管有比上述電容器電介質更厚的柵氧化層。
該現場可編程門陣列(FPGA)中上述電容器的上述第一終端，上述選擇晶體管的上述柵和上述開關的柵是用同一多晶硅層形成的。
該現場可編程門陣列(FPGA)中第一金屬層連接上述開關控制節點和上述開關的上述柵。
該現場可編程門陣列(FPGA)中上述開關的上述柵氧化層和選擇晶體管是CMOS(互補金屬氧化物半導體)工藝下的輸入/輸出晶體管的厚度。
圖3

圖1-3所示的FPGA單元運行時的電壓值表；圖4另一個FPGA單元實例運行時的電壓值表；圖5一種實驗裝置的斷面圖；圖6表示一恒定電壓應力對超薄柵氧化層的作用的圖；圖7表示在超薄柵氧化層衰退的各個階段的電流-電壓特性圖；圖8在不同氧化層厚度的n-溝場效應晶體管(反型)上，用半對數坐標表示的擊穿63％分布的時間測量值與柵壓的關系圖；圖9在檢測出連續擊穿事件后測量的n-型器件的電流-電壓特性。
具體實施例方式
下面的敘述給出了大量的具體細節，以便對本發明的實例有一個透徹的理解。然而熟悉相關工藝的人將會認識到，本發明在沒有一個或多個具體細節的情況下就可以實施，或者可以采用其它的方法、元件、材料等就可以實施。在其它情況下，為了避免本發明的某些方面被掩蓋，對一些大家所熟知的結構、材料或操作原理就不再詳述或圖解說明。
整個詳細說明中提到的“一個實例”或“某個實例”表示敘述的與該實例相連系的具體特點、結構或特性至少包含在本發明的一個實例中。因此，在整個詳細說明中的各處所出現的“在一個實例中”或“在某個實例中”等措詞不一定全指同一個實例。而且，具體的特點、結構或特性可以在一個實例或多個實例中以任何合適的方式結合在一起。
本發明涉及到基于柵氧化層擊穿的快閃存儲器設計，其發明人和發明的受讓人與本發明相同。以下每個文檔一并作為參考例證2001年9月18日提交的美國專利申請(序號09/955,641)，題名“利用超薄電介質擊穿現象的半導體存儲器單元和存儲器陣列”；2001年12月17日提交的美國專利申請(序號10/024,327)，題名“利用超薄電介質擊穿現象的半導體存儲器單元和存儲器陣列”；2001年12月17日提交的美國專利申請(序號09/982,034)，題名“帶有用邏輯工藝加工而成的不揮發存儲器的智能卡”；2001年12月17日提交的美國專利申請(序號09/982,314)，題名“用邏輯工藝制造的氧化層可再編程不揮發存儲器”；2002年4月26日提交的美國專利申請(序號10/133,604)，題名“采用單晶體管的高密度半導體存儲器單元和存儲器陣列”2001年12月6日提交的中國專利申請(申請號01129152.4)，題名“利用超薄介質擊穿現象的可再編程不揮發性存儲器”；2001年12月6日提交的中國專利申請(申請號01129151.6)，題名“利用超薄介質擊穿現象的半導體存儲器單元和存儲器陣列”；2001年12月6日提交的中國專利申請(申請號01129150.8)，題名“具有利用超薄介質擊穿現象的存儲器的智能卡”。
圖1表示的是一個運用本發明構成的FPGA陣列100。這個陣列100是兩行、兩列的陣列，但是它可以以任意規模延展。這個陣列100包括四個存儲單元102，每一個包括一個選擇晶體管104，一個電容106和一個開關108。
例如存儲單元102，第一行R1和第一列C1(通稱為”位線”或者“列位線”)的交點，存儲單元102中選擇晶體管104的柵連接到讀字線(BLR)，漏連接到行線R1(通稱為”字線”或”行字線”)，源連接到電容106的一端。電容的另一端連接到列位線(BL)。
開關108的柵也是連接到選擇晶體管104的源。因而，源和電容106的一端是連接的。這個連接點被稱為開關控制節點。開關108的源和漏以“菊花鏈”的形式和本列共同的開關相連接。
在編程的過程中，一個相對較高的電壓加在選擇的行和列上的的電容106兩端，并擊穿電容106的柵氧化層。圖1中，位于列位線Cx和行位線Ry的交點處的另外的存儲器單元102以同樣的方式被編程，這兒的y＝1…N，N是行的總數，x＝1…M，M是列的總數。
用102這樣的存儲單元構成圖1中FPGA 100的被編程元件是有好處的，因為這樣的結構可以由標準的、僅需要單層多晶硅沉積的CMOS工藝制作，不需增加掩模。而使用“浮置柵”的Flash FPGA至少需要兩層多晶硅。反熔絲的FPGA需要特殊的工藝步驟。更長遠的說，隨著工藝水平的發展，電容和晶體管能夠做的非常小。例如，當前的0.18微米，0.13微米和更小線寬的工藝將使FPGA的密度大大提高。
雖然僅展示了一個2×2的FPGA陣列100，但使用先進的(例如0.13□m)CMOS邏輯工藝實際制作的FPGA可以包含數萬個甚至幾百萬個單元。隨著CMOS邏輯工藝的進步，更大的陣列也將可以實現。
圖2是FPGA陣列100一部分的版圖200。如圖2的版圖適用于先進的CMOS邏輯工藝。MOS這個詞語通常理解為適用于任何柵材料(包括摻雜多晶硅和其它良導體)以及并不局限于二氧化硅的各種不同的柵介質。這個詞語在本說明中就是這樣用的。例如，電介質可以是任何一種電介質，比如氧化物或氮化物，它在加上一段時間的電壓時就會發生硬擊穿或軟擊穿。在一個實例中，使用了約50□厚度(0.25□m工藝為50，0.18□m工藝為30，0.13□m工藝為20)的熱生長柵二氧化硅。
FPGA陣列100最好是采用柵格方式布局，使列線如C1和C2與行線如R1，R2垂直。圖2示出的兩個單元102，就由一列兩行構成。圖2中可以看到，金屬線一(M1)用來連接開關(SW)的柵和電容106的一端。選擇晶體管(ST和104)的漏通過n+擴散區通孔，第一層金屬，第一層接觸孔，第二層金屬同字線連接。最終，所有的器件(選擇晶體管104，電容106和開關108)都將由低壓(LV)氧化物和其上面的多晶硅層構成。
現在，參照圖3所示的說明性電壓來解釋FPGA陣列100的工作原理。需要理解的是這些電壓是說明性的，在不同的應用中或使用不同的工藝技術時，很可能就要使用不同的電壓。在編程時，FPGA陣列100中的各個存儲器單元就暴露在四種可能的電壓組合中的一種情況下，這些電壓組合表示為圖3中的線標301、303、305和307；寫電壓表示為線標309、311、313和315。假定一個由R1和C1的交點確定的FPGA單元102(注意FPGA100中所有的單元都是同圖2中的單元102相同的)被選為編程。被選擇的存儲單元102與選定的行和選定的列(“SR/SC”)相關。如線標301上所顯示的那樣，被選擇的字線R1的電壓(標定為Vw1或“字線電壓”)是0伏，位線C1的電壓(標定為Vbl或“位線電壓”)是8伏。最終，被選擇的讀位線電壓(標定為Vblr或“讀位線電壓”)是3.3伏。
這樣一組電壓致使選擇晶體管104狀態為“開”，從而把字線的0伏電壓傳遞到電容106的一端。電容106另一端連接到位線(Vbl)為8伏。因此，電容106兩端的電壓是8伏。電容106的柵氧化層被設計成在這一電勢差下被擊穿，從而實現FPGA單元的編程。進一步的描述，當電容106的氧化層被擊穿時，這個電容106也就轉化為電阻。
需要說明的是，擊穿電壓的準確數值是由氧化層厚度和另外的一些因素決定的。當用0.13□m工藝時，柵氧化層非常的薄，因而電容106兩端只需很低的電勢差即可擊穿。
假定R1和C1是被選擇的行和列，考慮一下這對位于被選擇的行和未被選擇的列(“SR/UC”)如R1和C2的交叉點上的FPGA單元102的影響。正如線標305所示那樣，字線R1的電壓是0伏，在未被被選擇的讀位線上的電壓(Vblr)和未被選擇的位線C2的電壓是0伏。因為選擇晶體管104的柵電壓是0伏，在這種條件下FPGA單元102不被編程。
假定R1和C1是被選擇的行和列，考慮一下這對位于未被選擇的行和被選擇的列(“UR/SC”)如R2和C1交叉點上的FPGA單元102的影響。如線標303所示的那樣，未被選擇的字線R2的電壓是3.3伏，被選擇的讀位線的電壓(Vblr)是3.3伏，位線C1的電壓是8伏。因為讀位線電壓3.3伏，使得選擇晶體管104為“開”態，字線的3.3伏電壓傳遞到電容106的一端。電容另一端電壓被約束在位線電壓，在此時是8伏。這造成電容106兩端4.7伏的電勢差。存儲單元102被設計為在這樣的條件下不被編程。
假定R1和C1是被選擇的行和列，考慮一下這對于位于未被選擇的行和未被選擇的列(“UR/UC”)如R2和C2交叉點上的FPGA單元102的影響。如線標307所示的那樣，未被選擇字線R2的電壓是3.3伏，未被選擇讀位線的電壓(Vblr)和未被選擇位線C2的電壓為0伏。因為選擇晶體管104的柵壓是0伏，選擇晶體管處于“關”態。使電容106的一端浮置。另一端由于連接位線，為0伏。這種條件下，FPGA單元102不編程。
當FPGA單元102因電容106柵氧化層擊穿而被編程后，單元102的物理特性也被改變。特別的，電容106變成一個電阻性元件。注意，雖然，在編程過程中，選擇晶體管氧化層上的電壓(即選擇晶體管104的柵氧化層上的3.3伏電壓)高于其典型值(對0.18□m CMOS工藝而言是1.8伏)，但這個較高的電壓不會擊穿選擇晶體管104的柵氧化層，這是因為編程時間很短(一般短于幾秒)。
FPGA陣列100的讀出方式如下在選擇的列位線(“SC”)上加1.8-3.3伏的讀選電壓，在選擇的讀位線(Vblr)上加1.8伏的讀選電壓，在選擇的行字線(“SR”)加0伏電壓。注意這些電壓值對應于特征尺寸為0.18□m的CMOS工藝。更先進更小特征尺寸的CMOS工藝將用更低的電壓。如在0.13□mCMOS工藝中，在選擇的列位線和讀位線上的讀選電壓約為1.2伏。
假定選擇的行和列(“SC/SR”)R1和C1的交點FPGA單元102已被編程。如線標309所示的那樣，1.8-3.3伏的電壓(一個讀選電壓)通過位線C1連接到電容106的一端。注意，一個更高的位線電壓將能夠從位線探測到更大的讀取電流。接著選擇晶體管的柵壓將由連接的讀位線置為1.8伏，而漏將由連接的位線R1置為0伏。這使得選擇晶體管為“開”態。不過，雖然選擇晶體管是“開”態，但是通過選擇晶體管仍有一定的電阻。此外，電容106如果被編程，加在兩端的1.8-3.3伏電壓會產生從選擇的列位線到行字線的泄漏電流(一般超過10ua)。結果，編程的電容106和選擇晶體管104構成一分壓電路，它的中間節點連接到開關108的柵。分壓電路置于開關108上的這個柵電壓，足以開啟開關108。如果這個單元102先前沒有被編程，電容106的電阻比選擇晶體管104的電阻大很多，又因為選擇晶體管是開啟的，使得位線電壓0伏置于開關108，開關108將關閉。
假定R1和C1是選擇的行和列，考慮一下這個選擇對于位于未被選擇的行和選擇的列(“UR/SC”)如R2和C1交叉點上的單元102的影響。如線標311所示的那樣，1.8-3.3伏的電壓(一個讀選電壓)通過位線C1連接到電容106的一端。接著選擇晶體管的柵壓將由連接的讀位線置為1.8伏，而源將由連接的位線R2置為1.8伏。這使得選擇晶體管104為“關”態。
假定R1和C1是選擇的行和列，考慮一下這個選擇對位于選擇的行和未被選擇的列(“SR/UC”)如R1和C2交叉點上的單元102的影響。如線標313所示的那樣，0伏的電壓(一個讀選電壓)通過位線C2連接到電容106的一端。接著選擇晶體管的柵壓將由連接的讀位線置為0伏，而源/漏將由連接的位線R1置為0伏。這樣的條件下，從字線到位線沒有電流流過。
假定R1和C1是選擇的行和列，考慮一下這個選擇對位于未被選擇的行和未被選擇的列(“UR/UC”)如R2和C2交叉點上的單元102的影響。如線標315所示的那樣，0伏的電壓(一個讀選電壓)通過位線C2連接到電容106的一端。接著選擇晶體管的柵壓將由連接的讀位線置為0伏，而源/漏將由連接的位線R2置為1.8伏。這樣的條件下，從字線到位線沒有電流流過。
在操作的過程中，采用了下列電壓值。首先，確定一條字線的電壓為0伏。接著一位線的電壓確定為1.8伏，讀位線電壓設為0.3伏-1.8伏。設置Vblr為0.3伏-1.8伏，是為了使選擇晶體管104處于微開啟狀態，因而只有很小的泄漏電流(在nA量級)出現。
在圖例1-3描述的具體例證中，開關108的柵電壓與Vcc(0.18□m CMOS工藝為0.18伏)持平或略低。因而，開關108能夠傳遞的電壓值只有(Vcc-Vt)。這會影響到FPGA電路的速度。在另一種實例中，開關108和選擇晶體管104的柵氧化層做得厚一些，這樣能被用于輸入輸出器件。例如，開關108和選擇晶體管104的柵氧化層厚度可被定位60或更厚。電容106的柵氧化層厚度仍維持在特定的CMOS工藝的常規厚度，如0.18□mCMOS工藝中的30。這第二種實例的編程和讀取電壓見圖4。
在第二種實例里的讀和寫操作過程中，位線電壓被偏置到3.3伏(相對于圖1-3的實例中的0.18伏)。在開關108的柵上將有3.3伏的電壓，因此它能夠傳遞電壓Vcc并附加上驅動柵電壓。因而，編程后的開關將有非常低的電阻使得速度性能得以提高。
除了陣列100所示的存儲器單元102外，在應用的文獻中對氧化層擊穿進行了各種研究。這些研究指出了擊穿超薄電介質的合適電壓，并確定擊穿是可控的。當超薄柵氧化層暴露于電壓感應的應力下時，柵氧化層中就會出現擊穿。雖然導致柵氧化層本征擊穿的確切機制還不清楚，但擊穿過程是一個通過軟擊穿(“SBD”)到硬擊穿(“HBD”)階段的漸進過程。一種擊穿原因被認為是氧化層的缺陷中心。這些缺陷中心可以單獨起作用引起擊穿，或者俘獲電荷從而引起局部的高電場和大電流和一種導致熱逃逸的正反饋條件。改進制造工藝可減少這種氧化層缺陷從而減少這種擊穿的出現。擊穿的另一個原因被認為是即使在無缺陷的氧化層中各種中心的電子和空隙俘獲，這種俘獲也可導致熱逃逸。
拉斯萊斯等人進行了一項載流子分離實驗，表明柵極加正偏壓時襯底中電子的電離碰撞是襯底空隙電流的主要來源。穆罕默得·拉斯萊斯，英格里德·得·沃夫，圭多·格羅森斯基，羅賓·迪格洛夫，赫爾曼·E·梅的《氧化層擊穿后襯底空穴電流成因》國際電子器件會議00-537，2000(Mahmoud Rasras，Ingrid DeWolf，Guido Groeseneken，Robin Degraeve，Herman e.Maes，Substrate Hole CurrentOrigin after Oxide Breakdown，IEDM 00-537，2000.)通過一種涉及到溝道反型的裝置在超薄氧化層上進行了一項恒壓應力實驗，表明SBD(軟擊穿)和HBD(硬擊穿)都可用來存儲數據，并且通過控制柵氧化層存儲元件的應力時間就可獲得所需要的SBD或HBD程度。圖5示出了該實驗裝置的斷面示意圖。恒壓應力對于超薄柵氧化層的影響示于圖6，圖中的x軸是時間，以秒為單位；y軸是電流，以安培為單位。X軸和y軸成對數關系。圖8示出了在恒壓應力下軟擊穿和硬擊穿前后測量的柵極電流和襯底空隙電流。在大致12.5秒的時間內，總電流很穩定，主要成分為電子電流，正如Ig所測量的那樣。漏泄電流可認為是Fowler-Nordheim(“FN”)隧道效應和應力感應的漏泄電流(“SILC”)。在大約12.5秒的時間處，觀察到測量的襯底空隙電流有一個大的跳躍，它是建立起軟擊穿(”SBD”)的一個信號。從12.5秒到大約19秒處，在這一新的電平上總電流基本保持恒定，盡管襯底電流有些波動。在大約19秒處，電子電流和襯底電流都有一個大的跳躍，表明建立起了硬擊穿(“HBD”)。從圖6可見，通過控制柵氧化層存儲元件經受應力的時間可以獲得所期望的SBD和HBD程度。
蘇遜等人研究了超薄二氧化硅膜中的后SBD傳導。喬迪·蘇遜，安立奎·米蘭達·波斯特的《軟擊穿在二氧化硅柵氧化層中的傳導》國際電子器件會議00-533，2000(Jordi Sune，Enrique Miranda，Post Soft Breakdown conduction in SiO2Gate Oxides，IEDM 00-533，2000.)圖7示出了超薄柵氧化層在衰降時電流-電壓(“I-V”)特性的各個階段。圖中，x軸是以對數關系表示的電壓，以伏為單位；y軸是以對數關系表示的電流，以安培為單位。從圖7可見，可用來對柵氧化層存儲元件進行編程的電壓值范圍很寬，而且SBD或者HBD都可用來在柵氧化層存儲元件中存儲信息。圖中還示出了幾種后擊穿I-V特性，可以看出從SBD到HBD的變化過程。在SBD和HBD處產生的漏泄電流以及在這兩種極端情況之間的中間情形下產生的漏泄電流大致與2.5伏到6伏范圍的電壓值成線性關系。
吳等人研究了超薄氧化層的電壓對電壓加速的關系。E·Y·吳等的《與電壓相關的超薄氧化層擊穿的電壓加速效應》國際電子器件會議00-541，2000(E.Y Wu et al.，Voltage-Dependent Voltage-Acceleration of Oxide Breakdown forUltra-Thin Oxides，IEDM 00-541，2000.圖10示出了在氧化層厚度從2.3nm到5.0nm變化的n-溝FETs(反型)上測量的63％分布處的擊穿時間對半對數標度柵壓的關系。這些分布總的來說一致的而且是線性的，表明這種過程是可控的。
米蘭達等人在檢測到連續擊穿事件后對氧化層厚度為3nm、面積為6.4×10-5cm2的nMOSFET(n型半導體場效應晶體管)器件進行了I-V特性測量。米蘭達等人的《通過二氧化硅薄膜中多重擊穿通道的泄漏電流的解析模型》國際電氣和電子工程師協會第39次國際可靠性物理學年度座談會，2001年奧蘭多367-379頁(“Analytic Modeling of Leakage Current Through Multiple Breakdown Pathsin SiO2 Films”，IEEE 39th Annual International Reliability Physics Symposium，Orlando，FL，2001，pp 367-379.)圖9表明這些測量結果對應于線性區，其中“N”是導電溝道數。這些結果非常線性，表明通路基本上是阻性的。
這里所述的各種存儲器單元中使用的晶體管在多數情況下都是一些正常的低壓邏輯晶體管。如果采用0.25□m工藝，這些晶體管的超薄柵氧化層厚度在比如說50左右；如果采用0.13□m工藝，這些晶體管的超薄柵氧化層厚度比如說20左右。這樣一種超薄柵氧化層兩端上的電壓在編程時可暫時大大高于Vcc，對于用0.25□m工藝制造的集成電路來說Vcc一般為2.5伏；對于用0.13□m工藝制造的集成電路來說，Vcc一般為1.2伏。這樣的超薄氧化層一般能夠經受4至5伏的電壓而不會降低晶體管性能。
這里所述的發明說明及其應用只是說明性的，并不是要限制發明范圍。對這里披露的一些實例可能有許多變種和修改。在工藝界具有普通技能的人都知道這些實例中各種元件的實際替代品和等效品。例如，各個例子中采用的各種電壓只是說明性的，因為人們具有在一個電壓范圍中選擇一個精確電壓值的判斷力，而且在任何一種情況下電壓值都與器件特性有關。為了敘述存儲器中通常使用的連線種類，使用了行線、列線和源線等詞語，但有些存儲器對這些連線可有另外的叫法。另外，各種摻雜類型可能被顛倒，例如本文前面描述的n型溝道晶體管可能被p型溝道晶體管所取代。因此，不須偏離本發明的范圍和精神，就可以對本文所披露的實例作這樣和那樣的變更和改進。
權利要求
1.適用于具有列位線，讀位線和行字線的FPGA陣列的現場可編程門陣列(FPGA)單元，其特征是這種單元含有一個電容器，它具有第一終端和第二終端，第一終端連接到列位線，第二終端連接到一個開關控節點，上述電容器的上述第一終端和第二終端之間有一個電介質層；一個選擇晶體管，它有一個柵，一個源，和一個漏，上述柵連接到上述讀位線，上述源連接到上述開關控制節點，上述漏連接到一個行字線；一個開關，它被上述開關控制節點控制。
2.按權利要求1所述的現場可編程門陣列(FPGA)單元，其特征是所述的開關是一個金屬氧化物半導體場效應晶體管(MOSFET)，并且上述金屬氧化物半導體場效應晶體管(MOSFET)的柵被連接到上述開關控制節點。
3.按權利要求2所述的現場可編程門陣列(FPGA)單元，其特征是所述的開關和所述的選擇晶體管具有比上述電容器的電介質更厚的柵氧化層。
4.按權利要求1所述的現場可編程門陣列(FPGA)單元，其特征是上述電容器的上述第一終端，上述選擇晶體管的上述柵和上述開關的柵是用同一多晶硅層形成的。
5.按權利要求1所述的現場可編程門陣列(FPGA)單元，其特征是第一金屬層連接上述開關控制節點和上述開關的上述柵。
6.按權利要求3所述的現場可編程門陣列(FPGA)單元，其特征是上述開關和選擇晶體管的上述柵氧化層厚度是CMOS工藝下輸入/輸出晶體管的柵氧化層厚度。
7.一種操作現場可編程門陣列(FPGA)的方法，此門陣列包含許多行字線，許多列位線，許多讀位線，以及許多在相應的行字線與列位線的交叉點上的FPGA單元；上述FPGA單元包括一個電容器、一個選擇晶體管和一個開關；上述電容器具有第一終端和第二終端，第一終端連接到一個列位線，上述第二終端連接到一個開關控制節點；上述電容器的上述第一終端和上述第二終端之間是電介質；上述選擇晶體管有一個柵，一個源和一個漏，上述柵連接到上述讀位線，上述源連接到上述開關控制節點，上述漏連接到一個行字線；上述開關被上述開關控制節點所控制；其特征是本方法包括加第一個電壓到一個被選擇的列位線和一個被選擇的上述選擇晶體管的柵上；加第二個電壓到一個被選擇的行字線上；跨越電容器電介質的第一個電壓和第二個電壓，形成一個電勢差來擊穿上述電介質，使上述電容器變成一個電阻器件。
8.按權利要求7所述操作現場可編程門陣列(FPGA)的方法，其特征是還包括加第三個電壓到與上述被選擇的選擇晶體管不對應的行字線上。
9.按權利要求7所述操作現場可編程門陣列(FPGA)的方法，其特征是上述被選擇的選擇晶體管是通過加第四個電壓到上述被選擇的選擇晶體管和上述列位線上來讀的。
10.按權利要求9所述操作現場可編程門陣列(FPGA)的方法，其特征是還包括加第五個電壓到與上述被選擇的選擇晶體管不對應的行字線上。
11.一種現場可編程門陣列(FPGA)，此門陣列包含許多行字線，許多列位線，許多讀位線，以及許多在相應的行字線與列位線的交叉點上的單元；其特征是每個單元包括一個有第一終端和第二終端的電容器，第一終端連接到一個列位線，上述第二終端連接到一個開關控制節點，上述電容器的上述第一終端和上述第二終端之間是電介質；一個選擇晶體管，它有一個柵，一個源和一個漏，上述柵連接到上述讀位線，上述源連接到上述開關控制節點，上述漏連接到一個行字線；一個開關被上述開關控制節點所控制。
12.按權利要求11所述的現場可編程門陣列(FPGA)，其特征是上述開關是一個MOSFET，并且上述MOSFET的柵被連接到上述開關控制節點。
13.按權利要求12所述的現場可編程門陣列(FPGA)，其特征是上述開關和上述選擇晶體管有比上述電容器電介質更厚的柵氧化層。
14.按權利要求11所述的現場可編程門陣列(FPGA)，其特征是上述電容器的上述第一終端，上述選擇晶體管的上述柵和上述開關的柵是用同一多晶硅層形成的。
15.按權利要求11所述的現場可編程門陣列(FPGA)，其特征是第一金屬層連接上述開關控制節點和上述開關的上述柵。
16.按權利要求13所述的現場可編程門陣列(FPGA)，其特征是上述開關的上述柵氧化層和選擇晶體管是CMOS工藝下的輸入/輸出晶體管的厚度。
全文摘要
本發明披露了一種現場可編程門陣列(FPGA)單元，它適用于包括列位線、讀位線和行字線結構的FPGA陣列中。此單元包含一個電容、一個選擇晶體管和一個開關；上述電容有兩端，它的一端連接到一條列位線，另一端連接到一個開關控制節點，電容兩端間由電介質構成；上述選擇晶體管包含一個源、一個柵和一個漏，它的柵連接到讀位線，源連接到開關控制節點，漏連接到行字線；上述開關由開關控制節點控制。
文檔編號H01L27/04GK1434513SQ0311737
公開日2003年8月6日 申請日期2003年2月28日 優先權日2003年2月28日
發明者彭澤忠 申請人:彭澤忠