專利名稱：一種新的柵介質堆層結構的制作方法
技術領域：
本發明屬于半導體集成電路制造工藝技術領域，具體涉及到一種高介電柵的堆層結構(high-k stack)。
介電常數遠高于SiO2(kox)的柵介質能夠實現與SiO2等價且薄的電學厚度(teq)，尤其是高介電柵介質的物理厚度(tphys)大于SiO2(tox)teq＝(kox/k)*tphys用高介電常數材料替代SiO2不是一件簡單的事，其材料內部和界面性能必須與SiO2相比擬，并且器件性能有明顯的改善。材料的基本特性，如與硅襯底相關的熱力學穩定性，微電子加工過程中各種熱處理條件下的穩定性，低擴散系數，熱膨脹(與硅)匹配，這些都是一些重要的鑒定參數。
人們首先想到的是氮化硅。對SiO2和與之密切相關的SiON而言，界面陷阱和體內陷阱通常是1010cm-2eV-1和1010cm-2數量級，電荷誘捕(traps)和柵介質的可靠性是非常重要的考慮因素；與硅有關的熱穩定性也是一個重要的考慮因素，因為高溫退火通常用于源漏和多晶硅的摻雜激活。有關文獻報道了先氧化硅后氮化硅柵介質結構，采用爐子生長(LPCVD)，并先后在氨氣(NH3)和笑氣(N2O)中退火(800-1000℃)，其結果令人鼓舞。生產上的可行性---即低的漏電流，硼穿透的抑制，可比擬的載流子遷移率，是顯而易見的。對等價氧化物厚度為1.4nm的CVD氮化硅而言，其漏電流小兩個數量級。硼的穿透完全被氧化硅上的氮化物所抑制。優化后的遷移率可達熱氧化硅的值，從而使飽和電流也與熱氧化硅可比。然而氮化物的介電常數不夠高(K~8)，對SiO2等價電學厚度＜1nm的器件而言不能勝任，所以還需尋求更高介電常數的柵介質材料。
人們對三種薄柵介質做了如下實驗SiO2，Al2O3和具有界面層SiO2的ZrO2；這些介質僅有幾個原子層厚，可用濺射(sputtering)、溶膠-凝膠(Sol-gel method)、物理氣相成積法(PVD)、金屬有機化學氣相淀積法(MOCVD)和原子層淀積法(ALCVD)。淀積膜均勻性不是一個重要問題，然而高介電材料的淀積與其它器件制作工藝的集成還需在幾個領域做進一步的研究。如果使用傳統的自對準多晶硅柵，柵介質膜必須能忍受快速熱退火(RTAs)≥950℃，以便激活摻雜的多晶硅柵；在多晶硅柵CMOS工藝中，通常的熱處理造成潛在的問題，如在高介質柵和硅襯底之間硅化物的形成和界面SiO2的出現。另外，穿過柵介質的擴散(如硼、氧)是一個嚴重的問題；如果使用金屬柵極(用低溫工藝)，許多熱穩定性問題可得到緩解。
有人預言許多二元和三元氧化物與硅接觸是熱穩定的，但最近對高介電常數柵絕緣層的研究主要集中在二元金屬氧化物如Ta2O5，TiO2，ZrO2，HfO2，Y2O3，La2O3，Al2O3，和Gd2O3和它們的硅化物。這些材料的介電常數通常在10～40范圍內，比SiO2高3～10。實驗證明，與同樣電學厚度的SiO2相比，高介電柵的漏電流可減小103倍至106倍；但由于漏區二維邊緣電場可穿過厚的高介電柵，所以限制了高介電柵帶來的好處。漏邊緣場降低了源-溝道勢壘，從而降低了閾值或開啟電壓；其原理與熟知的漏誘導勢壘(DIBL)降低相似，即漏電場通過硅襯底耦合調制了源-溝道勢壘。因此，高介電材料的使用必須與電學厚度的減少同時考慮；大的硅-柵介質勢壘高度是人們所希望的，因為通過柵的直接隧穿電流與此勢壘高度成指數式依賴關系(冪數為勢壘高度的平方根)。另外，發射進入柵絕緣層的熱載流子也與此勢壘高度有關。因此，高介電柵不僅要具有寬帶隙，而且也要具有較高勢壘高度的能帶組合。Al2O3可能是與SiO2在帶隙和能帶組合上相似的僅有的一種物質。
然而高介電材料的淀積與其它器件制作工藝的集成還需在幾個領域做進一步的研究。如果使用傳統的自對準多晶硅柵，柵介質膜必須能忍受快速熱退火(RTAs)≥950℃，以便激活摻雜的多晶硅柵；在多晶硅柵CMOS工藝中，通常的熱處理造成潛在的問題，如在高介質柵和硅襯底之間硅化物的形成和界面SiO2的出現。另外，穿過柵介質的擴散(如硼、氧)是一個嚴重的問題；如果使用金屬柵極(用低溫工藝)，許多熱穩定性問題可得到緩解。
綜上所述，單一的高介電柵材料可分為有兩大類一是界面問題---有些介電材料K值很高，但與硅接觸后有SiO2界面層生成(這是人們不希望看到的)，使得等價SiO2的厚度(teq)減少很多，換句話說，高介電材料的生長厚度相應減少；另外，界面態/缺陷很多，導致載流子的遷移率大大降低；其二是K值偏低問題---有些介電材料如Al2O3界面特性與SiO2相似，但K值偏低，導致其物理厚度(tphys)大大減少，從而使隧穿電流增大。因此，單一的高介電柵材料很難滿足其要求，多層柵介質的組合成為一種可行的方案。考慮到工藝上的可行性和高介電材料的優缺點，人們通常在設計高介電柵堆結構時針對兩種器件類型低功耗器件---要求穿過柵介質的隧穿電流最小，待機功耗低；高性能器件---開啟電流大或開啟速度快，隧穿電流并不重要。
本發明提出的雙層柵介質堆層結構，是一種采用Al2O3和混合Ta2O5+Al2O3或BaZrO3的高介電雙層結構。該柵介質結構可適用于等效柵氧厚度≤1nm的MOS器件，為高介電柵介質提供了一種可選方案。
為了解決與硅的界面問題和能帶組合，我們選用了Al2O3作為界面確定層。Al2O3的帶隙是8.8eV，介電常數為～10，導帶偏移為2.8eV，價帶偏移量為4.9eV，與SiO2在帶隙和能帶組合上相似，適合作界面層，唯一的缺點是介電常數偏低。因此，我們用介電常數較高的Ta2O5+Al2O3(k＞10)混合層或BaZrO3層，來提高整體的介電常數值。另外，采用金屬柵(單一或兩種金屬皆可，如W，WTi，WN，TiN，TiNi，Ta，TaN合金等)做電極，從而避免了多晶硅柵帶來的硼穿透問題(從多晶到柵氧)和高溫激活退火帶來的工藝集成問題。當然，選擇金屬電極必須考慮功函數的匹配問題。這里我們選擇Ta或TaN作為金屬柵電極。
本發明設計的新穎的柵堆結構，特點是采用Al2O3、混合Ta2O5+Al2O3或BaZrO3高介電層雙層結構，實現該結構的主要步驟如下先將硅片表面的自然SiO2去除，然后采用原子層生長法(ALCVD)或金屬有機氣相淀積法(MOCVD)或溶膠-凝膠(Sel-gel)方法在表面氫化的硅片上依次生長Al2O3、混合Ta2O5+Al2O3或BaZrO3高介電層；最后用低溫(小于600℃)工藝淀積金屬柵Ta或TaN。
上述的硅片表面自然氧化層SiO2用HF酸蒸汽除去，表面懸掛鍵被氫飽和，成為疏水性表面；上述的Al2O3及Al2O3覆蓋層的生長厚度為0.3nm～0.8nm；上述的Al2O3及Al2O3覆蓋層的生長采用ALCVD或MOCVD工藝完成；上述的Ta2O5+Al2O3混合層的生長厚度為1～3nm，比如，用Ba(CH3)2和氧氣或臭氧淀積；上述的BaZrO3高介電層的生長厚度為4～6nm，比如，用Sel-gel方法將BaO和ZrO2粉末混合溶解于溶劑后在氧氣或臭氧氣氛中燒結；上述的Ta2O5+Al2O3混合層的生長采用ALCVD或MOCVD或Sel-gel工藝完成；上述的BaZrO3高介電層的生長采用MOCVD或Sel-gel工藝完成；采用低溫工藝(＜600℃)PVD或CVD方法淀積金屬柵Ta或TaN。
圖2表示高介電柵的堆層結構，即Al2O3/(Ta2O5+Al2O3)結構。
附圖
標號1---硅襯底；2---Al2O3；3---金屬電極；4---Ta2O5+Al2O3；5---SiO2；6---多晶硅本發明可以有效減少柵隧穿電流和由于多晶硅耗盡引起的柵電容衰減，可實現很高的器件開啟頻率；在IC制造工藝上相對簡單、方便，易于集成。
即得到所需的雙層柵介質堆層結構Al2O3/(Ta2O5+Al2O3)或Al2O3/BaZrO3。
權利要求
1.一種雙層柵介質堆層結構，其特征在于采用Al2O3、混合Ta2O5+Al2O3或BaZrO3高介電層雙層結構。
2.根據權利要求1所述的雙層柵介質堆層結構，其特征在于采用金屬柵Ta或TaN作電極。
3.根據權利要求1所述的雙層柵介質堆層結構，其特征在于上述的Al2O3及Al2O3覆蓋層的生長厚度為0.3nm-0.8nm。
4.根據權利要求1所述的雙層柵介質堆層結構，其特征在于上述的Ta2O5+Al2O3混合層的厚度為1～3nm。
5.根據權利要求1所述的雙層柵介質堆層結構，其特征在于上述的BaZrO3高介電層的生長厚度為4-6nm。
6.一種如權利要求1所述的雙層柵介質堆層結構的制備方法，其特征在于具體步驟如下先去除硅片表面的自然SiO2，然后采用原子層生長法或金屬有機氣相淀積法或溶膠-凝膠方法在表面氫化的硅片上依次生長Al2O3、Ta2O5+Al2O3或BaZrO3高介電層；最后用小于600℃的低溫工藝淀積金屬柵Ta或TaN。
7.根據權利要求6所述的制備方法，其特征在于上述的硅片表面自然氧化層SiO2用HF酸蒸汽除去，表面懸掛鍵被氫飽和，成為疏水性表面。
全文摘要
本發明屬于半導體集成電路制造工藝技術領域，具體涉及一種高介電柵介質的堆層結構。隨著器件尺寸的不斷縮小，當柵氧厚度＜1.5nm時，穿過柵氧的漏電流太大，不得不尋求高介電材料來替代二氧化硅。本發明提出一種雙層柵堆層結構，即Al
文檔編號H01L27/085GK1450656SQ03116930
公開日2003年10月22日 申請日期2003年5月15日 優先權日2003年5月15日
發明者繆炳有, 徐小誠 申請人:上海集成電路研發中心有限公司, 上海華虹(集團)有限公司