集成電路設計、驗證與測試一體化的技術方法

專利名稱：集成電路設計、驗證與測試一體化的技術方法
技術領域：
本發明屬于集成電路設計技術、驗證技術、測試技術的領域，尤其是指把這三者融為一體，構成一個以統一的數據庫為核心的集成電路設計、驗證與測試一體化的技術方法。
(2)背景技術集成電路設計-驗證-測試技術(Design-verification-testingtechnology for integrated circuits)是把集成電路的設計技術、驗證技術和測試技術三者融為一體的新技術。它的主體是超大規模集成電路的設計技術。當集成電路發展到超大規模(VLSI)階段以后，由于電路的集成度大為提高，電路的復雜性急劇增長，設計的每一步必須伴隨著有效的驗證。在這種情況下，集成電路的設計和驗證必須緊密結合，相互融合。同樣，在電路發展到超大規模階段以后，設計的每一結果必須充分考慮到可測試性，也就是，在VLSI階段，集成電路的設計必須是可測性設計(design for testability)。
超大規模集成電路發展到當今的深亞微米時期，設計的可行性必須伴隨著有效的驗證并確保其可測試性。
這類現有技術相關的專利有富士通株式會社(日本神奈川縣川崎市)的專利半導體集成電路和為其設計電路圖形的方法(專利公開號85104935，申請號85104935)。
上述現有技術僅涉及到芯片設計中重迭相鄰單元的導線連接與提供功率的關系問題，主要是考慮用標準單元法設計大規模集成電路的封裝密度，并以此來判定芯片版圖的圖形及其形狀、尺寸和位置。該技術尚未從根本上涉及幾何設計規則檢查(DRC)、電路邏輯一致性檢查(LVS)等驗證技術，以及測試生成、故障模擬等測試技術。
(3)發明內容鑒于以上情況，在超大規模集成電路的設計中，對設計的每一步可行性，必須伴隨著有效的驗證，并確保其可測試性，即，集成電路設計、驗證與測試三者有著緊密的聯系，必須融為一體。為此，本發明的目的是要設計一種集成電路設計、驗證與測試一體化的技術方法。
本發明的目的是這樣實現的一種集成電路設計、驗證與測試一體化的技術方法，集成電路設計、驗證與測試一體化的技術方法為一個計算機控制的總體系統，其中所述的總體系統包括(一)自動設計子系統，包含所述的總體系統的電路輸入步驟，主要包括邏輯描述語言輸入和邏輯圖輸入；所述的總體系統的模擬步驟，主要包括電路模擬和邏輯模擬；所述的總體系統的版圖設計步驟，主要包括布局和布線，不同的工藝品種的集成電路有不同的版圖設計，包含了(a)CMOS門陣列版圖設計；(b)ECL宏單元陣列版圖設計；(c)層次結構的積木塊式版圖設計。
(二)自動驗證子系統，包含所述的總體系統的驗證步驟，主要包括電學連接關系驗證ERC，版圖/電路提取，電路拓撲結構檢查，電路/邏輯提取，幾何設計規劃檢查DRC；圖形編輯的步驟，將已設計的版圖進行圖形編輯；版圖數據的步驟，將圖形編輯生成版圖數據的信息；電學連接關系驗證ERC的步驟，根據版圖數據來檢查集成電路設計中電學連接的正確性；版圖/電路提取的步驟，從版圖中提取電路信息；幾何設計規則檢查DRC的步驟，根據版圖數據來檢查版圖設計是否符合于幾何設計規則；電路拓撲結構檢查的步驟，版圖/電路提取后，對版圖中有漏線、漏孔或連接位置反常時，在電路圖中會出現諸如晶體管柵極接地、耗盡型MOS晶體管柵極接電源以及不接電源或不接地線的子電路等屬于拓撲連接關系上的錯誤。
電路/邏輯提取的步驟，從電路圖中提取邏輯函數或邏輯圖的信息。
(三)自動測試子系統，包含所述的總體系統的測試步驟，主要包括測試生成，故障模擬；(四)輸出系統，包含總體系統的數據轉換步驟，它是把集成電路設計環節的結果，經過驗證和測試兩個環節校核后，轉換成能從事工藝制造的媒體，進行投料生產，同時，把輸出信息以繪圖格式顯示出來；所述的自動設計子系統、自動驗證子系統、自動測試子系統及輸出系統共用一個CAD數據庫，通過數據庫管理與各接口聯系。
本發明的效果本發明以數據庫為核心，程序運行的各種中間結果可由統一的數據格式來描述，因而使集成電路的設計、驗證和測試可在同一個系統中完成，從而提高了集成電路設計正確性和使用效率。
為進一步說明本發明的上述目的、結構特點和效果，以下將結合附圖對本發明進行詳細的描述。
(4)


圖1為集成電路設計中的自動設計子系統框圖；圖2為集成電路驗證中的自動驗證子系統框圖；圖3為集成電路測試中的自動測試子系統框圖；圖4為以數據庫為核心的集成電路設計、驗證與測試技術的系統結構圖。
(5)具體實施方式
本發明的方法是利用計算機程序控制來實現，共由三個部分組成集成電路的設計；集成電路的驗證；集成電路的測試。
第一部分集成電路設計。
為陳述方便，將這一部分的發明稱為自動設計子系統，參見圖1，圖1為集成電路設計中的自動設計子系統框圖，整個自動設計子系統分為(1)集成電路設計子系統的輸入形式；(2)邏輯設計；(3)邏輯模擬；(4)電路參數提取與電路模擬；(5)版圖設計；(6)制版。
自動設計子系統的工作流程如下S1，圖形輸入的步驟，用于輸入集成電路的設計信息，圖形輸入的形式能提供用戶一種電路圖交互設計的手段，其操作方便，易于在操作過程中修改數據。可隨時定義菜單，定義電路功能塊，采用結構化的電路圖輸入，各功能塊可以分別設計，具有自動元件編名處理，并能自動生成電路圖繪制數據。
S2，描述語言輸入的步驟，用于輸入集成電路的設計信息，描述語言輸入是一種結構化的描述語言，可以調用庫單元，也可以用戶自己建立庫單元。同時，各個模塊可以自成系統，獨立使用，以實現分層次式的芯片設計，采用自動語法檢查，并能生成統一的電路連接數據。描述語言輸入和上述的圖形輸入是本發明的兩種輸入形式，應用時，任選一種。
Sa，邏輯設計的步驟，設計出邏輯元件及其互連所組成的邏輯網絡來完成集成電路所必須述到的功能，邏輯設計是整個集成電路設計的主體，是下一步進行邏輯模擬的前提。
S3，邏輯模擬的步驟，邏輯模擬是檢查和驗證集成電路邏輯設計的正確性，在此，邏輯模擬及邏輯設計統稱為邏輯系統，邏輯模擬程序由下列四部分內容組成(如表1所示)(a)邏輯元件的表示；(b)元件互連的描述；(c)布爾表達式的組合；(d)時間關系的描述。
表1邏輯模擬組成部分
在邏輯模擬的整個過程中，需要把所述的邏輯系統的輸入連同邏輯模擬程序中的全部信息，輸入到計算機，由計算機按照輸入信號的不同組合來模擬出輸出信號的變化情況，從而來動態地考驗邏輯模型，并進行模擬運算。
在邏輯模擬中，邏輯系統的基本單元是邏輯門或觸發器，也可以是寄存器(或全加器)等較復雜的功能器件。寄存器級的模擬與門級邏輯模擬是有區別的。雖然寄存器是由基本邏輯元件組成的，但是，在寄存器級的模擬中要確定的是寄存器的結構和動作性能而不是考慮它的內部邏輯結構。這就是，對于寄存器來說，只要用它的總動作來描述，而不必用它的各個基本元件的分動作來描述。
本發明的邏輯模擬能實現晶體管級、門級、功能級和混合級的邏輯模擬(或稱多級邏輯模擬)。具有靈活的操作功能，可隨時中斷操作，并利用命令跟蹤用戶需要的觀察點。其另一特點是輸出直觀，可以用波形圖作為輸出。
S4，電路參數提取的步驟，將電路中器件的測量數據輸入系統后，不需作任何初始參數的設定，就能自動提取參數，并生成參數文件。
S5，電路模擬的步驟，在引用SPICE通用的模擬程序時，增加了一系列新的晶體管模型，從而提高了電路模擬的正確度和精確度。
S6，版圖設計的步驟，包含了(a)CMOS門陣列版圖設計；(b)ECL宏單元陣列版圖設計；(c)層次結構的積木塊式版圖設計，分別說明如下(a)CMOS門陣列版圖設計本發明適用于半定制電路的硅柵CMOS門陣列版圖設計，具有設計周期短、見效快的特點。本發明以隨機布局為初始布局，再用動態權重有序迭代的方法，從而可以減少連線總長度。自動布線包括以通道段分配為內容的總體布線和以新的通道布線方法為內容的最終布線。如果自動布線沒有100％布通，本發明可采用人(工)機交互布線，這是對自動化布線中不足部分的一種補償。
(b)ECL宏單元陣列版圖設計本發明適用于高速數字集成電路的版圖設計。本發明采用雙金屬層布線，在一個母片上形成不同的電路，只需設計三層掩膜版。宏單元陣列基本單元的運用，有利于實現觸發器、全加器等邏輯單元，且晶體管的利用率高。但在運行中，需用ECL邏輯設計規則檢查來驗證ECL電路中的各種信號類型的匹配正確性。為了達到100％布通，可采用靈活的人機交互布線。在符號圖上進行人機交互布線具有速度快、直觀性好的特點，從而可以設計各種規格的ECL高速電路。
(c)層次結構的積木塊式版圖設計本發明適用于用戶定制電路的自動化設計系統。此項技術可以設計NMOS、CMOS隨機邏輯集成電路，也可以設計數/模混合電路。用戶只需輸入邏輯圖和電路功能說明。采用分層次設計方法，可以設計復雜的VLSI芯片。其基本元胞可以是任意尺寸的矩形。此類版圖設計的芯片面積利用率高。可以自動進行物理庫單元的調用，形成布圖用的網表。自動布局與人機交互布局溶為一體，用戶可設定I/O位置，或者由系統自動設置，這樣一來，可進行全局優化或局部優化。同時，自動布線與人機交互布線溶為一體，設計者很容易以交互方式實現自己的意圖。在此情況下，工藝簡單，試制費用低。由于設計系統與工藝規則無關，因此，只需修改工藝規則的說明，就可以實現各種工藝規則的版圖。
S7，制版的步驟。
第二部分集成電路驗證。
為陳述方便，將這一部分的發明稱為自動驗證子系統，參見圖2，圖2為集成電路驗證中的自動驗證子系統框圖，整個自動驗證子系統分為(1)集成電路的電連接關系驗證；(2)版圖/電路提取；(3)電路拓撲結構檢查；(4)電路/邏輯提取；(5)設計規則檢查。
自動驗證子系統的工作流程如下T1，圖形編輯的步驟，將已設計的版圖進行圖形編輯。
T2，版圖數據的步驟，將圖形編輯生成版圖數據的信息。輸出到下列步驟T3T4T5中。
T3，電學連接關系驗證的步驟，根據版圖數據來檢查集成電路設計中電學連接的正確性，如果版圖提取的邏輯描述與原設計不符，則所述的自動驗證子系統就會提供出錯信息。
T4，版圖/電路提取的步驟，從版圖中提取電路信息(包括各種器件及其連接關系、參數)，顯然，這是版圖驗證的一個重要步驟。值得指出，根據版圖結構進行圖形運算的過程中，可以提取芯片的晶體管信息并構成電路拓撲連接網，在提取電路時還可指出版圖數據的某些類型的錯誤，以便糾正。對各種工藝(包括NMOS，PMOS，CMOS，TTL)及各種類型電路(包括數字電路和模擬電路)均可借助于本發明來作此類提取，而所提取的網表則包含有晶體管位置及類型，溝道面積及寬長比等參數。在此基礎上若采用版圖自動分割和拼接技術，還可以處理大規模網絡。
T5，幾何設計規則檢查(DRCdesign rule check)的步驟，根據版圖數據來檢查版圖設計是否符合于幾何設計規則，這是驗證技術中最重要的一環。一般情況下，自動版圖設計能避免各種違反幾何設計規則情況的出現，但在用人機交互布線中，卻不能保證不違反。因此，版圖幾何設計規則檢查這一環節被認為是必不可少的。本發明的檢查項目包括(a)圖形的大小，如線條的寬度和接觸孔的尺寸；(b)同一層圖形間的距離，如線條之間的距離；(c)不同層圖形之間的距離，如圖形間的重迭寬度或套準精度。對于違反設計規則的圖形，所述的自動驗證子系統會給出該圖形所在的層次以及確切的物理位置，便于在版圖中查找和修改。
T6，電路拓撲結構檢查的步驟，版圖/電路提取后，當版圖中有漏線、漏孔或連接位置反常時，在電路圖中會出現諸如晶體管柵極接地、耗盡型MOS晶體管柵極接電源以及不接電源或不接地線的子電路等屬于拓撲連接關系上的錯誤。本發明具有兩組命令，一組是針對單一電路元件的，另一組是針對子電路的。用以檢查晶體管中及子電路中的錯誤連接，這兩組命令還可以進行組合，從而可以檢查多種多樣的拓撲連接關系的錯誤。不僅能列出版圖中電路拓撲連接關系有錯誤的信息，而且可列出其物理位置。此項技術運行速度快，檢錯效率高。
T7，電路/邏輯提取的步驟，從電路圖中提取邏輯函數(或邏輯圖)的信息是對版圖設計與原有邏輯圖進行一致性檢查的基礎，也是門級邏輯模擬、功能級邏輯模擬的基礎。本發明以此技術作MOS數字電路的邏輯提取，從晶體管中提取基本邏輯門，從基本邏輯門中提取各種不同的靜態觸發器。門級邏輯提取包括子電路的劃分，以及用S-D連通性算法提取門單元等等。
第三部分集成電路測試。
為陳述方便，將這一部分的發明稱為自動測試子系統，參見圖3，圖3為集成電路測試中的自動測試子系統框圖。該子系統又可分為(1)測試生成；(2)故障模擬。
自動測試子系統框圖的工作流程如下W1，邏輯模擬的步驟，這一步驟實際上完成于上述集成電路設計中，它是集成電路設計與測試的連接環節，W1的輸入來自集成電路設計中的邏輯設計，W1的輸出是被測信息。
W2，測試生成的步驟，完成設計以后的集成電路版圖，經過驗證，即使已經完全正確，在制造流片過程中也可能發生差錯，所以測試是集成電路生產中不可缺少的環節。自動測試子系統中的測試生成分為組合邏輯電路的測試生成和時序邏輯電路的測試生成兩種情況。組合邏輯電路測試生成是在通用的D算法基礎上改進而成的。時序邏輯電路的測試生成則采用組合迭代模型，在不斷的迭代過程中去探索解答，因此稱之為探索方法。探索方法的反饋線切割采用人機交互方式，這就是，對于明顯的反饋線可用人工方法切割，其余的則可以自動找出，然后自動地將時序邏輯電路變成迭代的組合邏輯電路，以便用算法找出測試序列。
W1，故障模擬的步驟，由上述探索方法找出的時序邏輯電路測試序列還需用故障模擬來驗證。同時，故障模擬也是直接得到測試碼的一個有效途徑。本自動測試子系統針對超大規模集成電路的特點，采用同時故障模擬法。該方法能適用于不同層次描述的電路，可以進行精確的時間分析，并具有電路基本功能元件和故障模型擴充簡便等優點。該算法采用4值模擬(0，1，Z，H)。針對同時故障模擬法需要大量存貯空間的要求，本發明采取先處理正常事件后處理故障事件的策略，對故障的模擬和檢測相結合的方法，以及部分存貯空間動態分配的方法，來提高系統的運行效率。
本子系統將上述幾種方法結合起來使用，其故障覆蓋率達到了90％以上。
本發明是把上述集成電路設計、驗證與測試三個子系統融為一體，成為一個總體系統。該總體系統由自動設計子系統、自動驗證子系統和自動測試子系統組成。通過CAD數據庫將這些子系統緊密地聯系起來，從而形成一個集成化的整體，為各種MOS工藝及雙極型ECL工藝的超大規模集成電路芯片設計的各個階段提供完整的CAD工具。總體系統結構的一個實施例如圖5所示。
集成電路設計、驗證與測試的技術方法的總體系統包括(一)自動設計子系統，包含U1步驟，是總體系統的電路輸入步驟，主要包括邏輯描述語言輸入和邏輯圖輸入(也稱圖形輸入)；U2步驟，是總體系統的模擬步驟，主要包括電路模擬和邏輯模擬；U3步驟，是總體系統的版圖設計步驟，主要包括布局和布線，不同的工藝品種的集成電路有不同的版圖設計，如CMOS門陳列版圖，ECL門陣列版圖等；(二)自動驗證子系統，包含自動測試子系統U4步驟，是總體系統的驗證步驟，主要包括電學連接關系驗證ERC，版圖/電路提取，電路拓撲結構檢查，電路/邏輯提取，幾何設計規劃檢查DRC；(三)自動測試子系統，包含U5步驟，是總體系統的測試步驟，主要包括測試生成，故障模擬；(四)輸出系統；包含U6步驟，是總體系統的數據轉換步驟，它是把集成電路設計環節的結果，經過驗證和測試兩個環節校核后，轉換成能從事工藝制造的媒體(PG帶)，進行投料生產，同時，把輸出信息以繪圖格式顯示出來；上述各系統共用一個CAD數據庫，通過數據庫管理與各接口聯系。
本發明的工作流程說明如下(1)本系統以數據庫為核心，程序運行的各種中間結果可由統一的數據格式來描述，因而使VLSI設計、驗證和測試可在同一個系統中完成。數據庫具有包括版圖數據在內的各種元胞(基本單元)的信息，版圖實體描述，以及邏輯功能描述，電路圖、邏輯圖等信息；還包含元胞的基本組成部分(例如晶體管、連線、引線孔等)的信息以及元胞的關系表。數據庫還用記錄母元胞及子元胞之間關系的辦法來表明各元胞之間的層次結構和組合。
(2)本系統中的數據庫具有層次結構，可以適應VLSI分層次的設計需要，具有統一的數據格式，數據庫通過數據庫管理與各接口聯系，其中數據庫管理是整個總體系統的總樞，主要是協調集成電路的設計、驗證及測試三個子系統之間的相互聯系，并使之稱為一體化的總體系統，其中的接口存有數十種常用邏輯單元的邏輯功能描述，有邏輯符號描述、版圖符號描述，版圖實體描述，功能塊實體描述，測試碼故障辭典等，為了與半定制設計相適應，數據庫中有完備的、各種類型的CMOS、ECL門陣列母片。整個系統有三個子系統，而各子系統共享數據庫，從而提高了使用效率和設計正確性。在這里，分層次設計結果自動存入用戶庫或轉入中心庫。
本技術領域中的普通技術人員應當認識到，以上的實施例僅是用來說明本發明，而并非用作為對本發明的限定，只要在本發明的實質精神范圍內，對以上所述實施例的變化、變型都將落在本發明權利要求書的范圍內。
權利要求
1.一種集成電路設計、驗證與測試一體化的技術方法，集成電路設計、驗證與測試一體化的技術方法為一個計算機控制的總體系統，其特征在于所述的總體系統包括(一)自動設計子系統，包含所述的總體系統的電路輸入步驟，主要包括邏輯描述語言輸入和邏輯圖輸入所述的總體系統的模擬步驟，主要包括電路模擬和邏輯模擬；所述的總體系統的版圖設計步驟，主要包括布局和布線，不同的工藝品種的集成電路有不同的版圖設計，包含了(a)CMOS門陣列版圖設計；(b)ECL宏單元陣列版圖設計；(c)層次結構的積木塊式版圖設計。(二)自動驗證子系統，包含所述的總體系統的驗證步驟，主要包括電學連接關系驗證ERC，版圖/電路提取，電路拓撲結構檢查，電路/邏輯提取，幾何設計規劃檢查DRC；圖形編輯的步驟，將已設計的版圖進行圖形編輯；版圖數據的步驟，將圖形編輯生成版圖數據的信息；電學連接關系驗證ERC的步驟，根據版圖數據來檢查集成電路設計中電學連接的正確性；版圖/電路提取的步驟，從版圖中提取電路信息；幾何設計規則檢查DRC的步驟，根據版圖數據來檢查版圖設計是否符合于幾何設計規則；電路拓撲結構檢查的步驟，版圖/電路提取后，對版圖中有漏線、漏孔或連接位置反常時，在電路圖中會出現諸如晶體管柵極接地、耗盡型MOS晶體管柵極接電源以及不接電源或不接地線的子電路等屬于拓撲連接關系上的錯誤。電路/邏輯提取的步驟，從電路圖中提取邏輯函數或邏輯圖的信息。(三)自動測試子系統，包含所述的總體系統的測試步驟，主要包括測試生成，故障模擬；(四)輸出系統，包含總體系統的數據轉換步驟，它是把集成電路設計環節的結果，經過驗證和測試兩個環節校核后，轉換成能從事工藝制造的媒體，進行投料生產，同時，把輸出信息以繪圖格式顯示出來；所述的自動設計子系統、自動驗證子系統、自動測試子系統及輸出系統共用一個CAD數據庫，通過數據庫管理與各接口聯系。
2.如權利要求1所述的集成電路設計、驗證與測試一體化的技術方法，其特征在于所述的自動設計子系統中電路輸入步驟和邏輯模擬步驟之間還包括集成電路邏輯設計的步驟，根據所述的電路輸入的信息設計出邏輯元件及其互連所組成的邏輯網絡來完成集成電路所必須述到的功能，所述的邏輯模擬是檢查和驗證所述的邏輯設計的正確性。
3.如權利要求2所述的集成電路設計、驗證與測試一體化的技術方法，其特征在于所述的自動設計子系統中邏輯模擬及邏輯設計統稱為邏輯系統，其中所述的邏輯程序由下列四部分內容組成(a)邏輯元件的表示；(b)元件互連的描述；(c)布爾表達式的組合；(d)時間關系的描述，在所述的邏輯模擬的整個過程中，需要把所述的邏輯系統的輸入連同所述的邏輯模擬程序中的全部信息，輸入到計算機，由計算機按照輸入信號的不同組合來模擬出輸出信號的變化情況，從而來動態地考驗邏輯模型，并進行模擬運算，能實現晶體管級、門級、功能級和混合級的邏輯模擬。
4.如權利要求1所述的集成電路設計、驗證與測試一體化的技術方法，其特征在于所述的自動設計子系統中還包括電路參數提取的步驟，將電路中器件的測量數據輸入系統后，不需作任何初始參數的設定，就能自動提取參數，并生成參數文件。
5.如權利要求1所述的集成電路設計、驗證與測試一體化的技術方法，其特征在于所述的自動設計子系統中版圖設計步驟的后面還包括制版的步驟。
6.如權利要求1所述的集成電路設計、驗證與測試一體化的技術方法，其特征在于所述的自動驗證子系統中的幾何設計規則檢查DRC的檢查項目包括(a)圖形的大小，如線條的寬度和接觸孔的尺寸；(b)同一層圖形間的距離，如線條之間的距離；(c)不同層圖形之間的距離，如圖形間的重迭寬度或套準精度。
7.如權利要求1所述的集成電路設計、驗證與測試一體化的技術方法，其特征在于所述的自動驗證子系統中的電路拓撲結構檢查具有兩組命令，一組是針對單一電路元件的，另一組是針對子電路的，用以檢查晶體管中及子電路中的錯誤連接，這兩組命令還可以進行組合，從而可以檢查多種多樣的拓撲連接關系的錯誤。
8.如權利要求1所述的集成電路設計、驗證與測試一體化的技術方法，其特征在于所述的自動測試子系統中的測試生成為組合邏輯電路的測試生成和時序邏輯電路的測試生成兩種情況，組合邏輯電路測試生成是在通用的D算法基礎上改進而成的，時序邏輯電路的測試生成則采用組合迭代模型，在不斷的迭代過程中去探索解答，稱之為探索方法，探索方法的反饋線切割采用人機交互方式，然后自動地將時序邏輯電路變成迭代的組合邏輯電路，以便用算法找出測試序列。
9.如權利要求1所述的集成電路設計、驗證與測試一體化的技術方法，其特征在于所述的自動測試子系統中的故障模擬是采用同時故障模擬法，該算法采用4值模擬(0，1，Z，H)。
10.如權利要求1所述的集成電路設計、驗證與測試一體化的技術方法，其特征在于所述的輸出系統中的數據庫接口存有數十種常用邏輯單元的邏輯功能描述，其中有邏輯符號描述、版圖符號描述，版圖實體描述，功能塊實體描述，測試碼故障辭典。
全文摘要
本發明涉及一種集成電路設計、驗證及測試一體化的技術方法，集成電路設計、驗證與測試一體化的技術方法為一個計算機控制的總體系統，包括自動設計技術子系統，提出從設計輸入至版圖設計各環節的技術要點；驗證技術子系統，提出從電學連接關系驗證至幾何設計規則檢查，驗證各技術要點；測試技術子系統。提出測試生存和故障模擬的要點。最后提出以統一數據庫為核心，以統一數據格式為紐帶，把三個子系統融合在整體系統中的技術要點。本發明以數據庫為核心，程序運行的各種中間結果可由統一的數據格式來描述，使集成電路的設計、驗證和測試可在同一個系統中完成，從而提高了集成電路設計正確性和使用效率。
文檔編號H01L21/70GK1521830SQ03115350
公開日2004年8月18日 申請日期2003年2月12日 優先權日2003年2月12日
發明者林爭輝, 林濤, 戎蒙恬, 王海雄, 陳艷 申請人:上海芯華微電子有限公司, 上海交通大學, 同濟大學