半導體裝置及其制造方法

專利名稱：半導體裝置及其制造方法
技術領域：
本發明涉及半導體裝置及其制造方法，特別是涉及在多晶硅制成的半導體薄膜上，具有形成源極區域、溝道區域和漏極區域的薄膜晶體管的半導體裝置及其制造方法。
背景技術：
目前，正積極進行以液晶顯示器為首的半導體裝置的開發。在現有的半導體裝置中形成的薄膜晶體管(TFT)一般為以非晶質硅作為活性層的結構。非晶質硅TFT由于載流子移動度低、不具有充分的動作特性，因而人們將注意力轉移到多晶硅TFT。多晶硅TFT，與非晶質硅FTF比較，動作特性好，不但可作為像素開關用，而且可以作為周邊驅動電路的器件使用，特別是適用于在大畫面、高清晰度的驅動電路內置型液晶顯示器上使用。一般，多晶硅TFT的制造中分成包含1000℃以上的熱處理的高溫工藝，和將最高溫度抑制在600℃以下的低溫工藝。以成本方面有利的玻璃作為絕緣基板使用的低溫工藝現在是主流。圖12表示現有的半導體裝置中的多晶硅TFT的一個例子。
如圖12所示，在由玻璃制成的絕緣基板120上形成緩沖層130，在該緩沖層130上形成多晶硅制成的半導體薄膜110。該半導體薄膜110具有溝道區域140、源極/源極區域142、與LDD(輕微攙雜漏極)區域141。利用LDD區域141，可在一定程度上緩和在漏極端的電場集中。
半導體薄膜110用柵極絕緣膜115覆蓋，通過該柵極絕緣膜115，在溝道區域140的上方設有柵極膜144，柵極膜144利用層間絕緣層疊125覆蓋，通過柵極絕緣膜115和在層間絕緣膜125上作出的接觸孔，源極/漏極區域142分別與源極電極147和漏極電極148連接。另外，柵極膜144通過在層間絕緣層125上作出的接觸孔，與柵極電極145連接。
具有這種結構的多晶硅TFT的代表特性表示在圖13中。該圖為表示漏極電壓VDS為4V時漏極電流ID相對于柵極電壓VGS的關系的圖形。在柵極電壓VGS為0V附近漏極電流ID為最小值，隨著柵極電壓VGS的增加，漏極電流ID也增加。因為在柵極電壓VGS的值在正的區域中的漏極電流ID的增加，意味著晶體管從斷開狀態向接通狀態變化，因此希望電流的增加率盡可能大。例如，在用于液晶顯示裝置的情況下，由于液晶的顯示由電容器的電位決定，為了在短時間內寫入數據，必需要有大的電流(接通電流)在TFT中流過。在多晶硅TFT的情況下，由于半導體薄膜的載流子移動度相當大，因此可以供給大的接通電流，沒有特別的問題。
然而，在多晶硅TFT中，在半導體薄膜中的結晶粒邊界上存在著高密度的陷阱能級，載流子通過該陷阱移動。因此，即使在柵極電壓VGS為負的區域中，與柵極電壓VGS的絕對值增加的同時，漏極電流ID增加。這種現象意味著在斷開狀態下，作為泄漏電流的斷開電流對柵極電壓有依存性，作為晶體管特性，這不是優選的。另外，還有必要進一步降低斷開電流本身。例如，在有源矩陣型液晶顯示裝置中使用的多晶硅TFT，在柵極逆偏壓下使用，因此當斷開電流增大時，數據的保持特性惡化。即寫入電容器中的數據必需保持比寫入時間長得多的時間，但由于電容器的靜電容量少，利用TFT斷開狀態的斷開電流可使漏極電位(即電容器電位)急劇地接近源極電位，不能正確地保持寫入的數據。伴隨斷開電流增大的問題不僅是液晶顯示裝置的問題，在其他半導體裝置中也存在。例如，在通常的邏輯電路中，會招致靜止電流增加，在存儲器電路的情況下，成為誤動作的原因。
為了減小斷開電流，可在溝道區域140中導入雜質，已知為p型。要求加入的雜質濃度較低，在現有的低溫工藝中，這種濃度調整困難，難以實現。另外，由于同樣的理由不能進行閾值電壓Vth的控制，由于從初期就有半導體薄膜被雜質污染的情況，因此，在大面積的絕緣基板上，TFT的動作特性不均勻。例如，在液晶顯示裝置的情況下，當閾值電壓Vth向降壓側振動時，斷開電流增大，產生像素亮點缺陷的問題。

發明內容
本發明的目的是要提供一種可減小斷開電流，同時容易控制閾值電壓的半導體裝置及其制造方法。
為了達到上述目的，本發明的一種半導體裝置，它包括具有在絕緣基板上形成的多晶半導體薄膜的薄膜晶體管；在上述半導體薄膜內具有溝道區域，分別位于該溝道區域兩側的源極區域和漏極區域；上述溝道區域含有第一導電型雜質和作為與上述第一導電型相反的導電型的第二個導電型的雜質二者，該溝道區域是通過上述第一導電型和上述第二導電型抵消的第一層，和上述第一導電型或第二導電型任何一個占支配地位的第二層層疊構成的，以經過絕緣膜與上述第一層相對而形成柵極電極；上述源電極區域和漏極區域，由與在上述第二層上占支配地位的導電型相反的導電型構成。
采用該半導體裝置，由于位于第二層兩側的源極區域和漏極區域的導電型，與第二層的導電型相反，因此可以減小斷開狀態的泄漏電流。
另外，由于第一層為上述第一導電型和上述第二導電型抵消的，為與固有層類似的層，可以與該第一層相對地形成柵極電極，容易控制閾值電壓。
上述柵極電極可在上述半導體薄膜上形成，或可在上述絕緣基板和上述半導體薄膜之間形成。
另外，上述源極區域和漏極區域結構優選為，具有高濃度雜質區域，和位于上述溝道區域和高濃度雜質區域之間、雜質濃度比上述高濃度雜質區域低的低濃度雜質區域。
上述第一層可以定義為上述第一導電型和第二導電型的主要雜質彼此之間的濃度差例如不足5×1016/cm3的區域。根據這個定義，上述第一層的厚度優選為1nm以上，并且相對于上述溝道區域的全體厚度，優選在50％以下。
上述第一層的二種雜質的濃度差與表面的表面電阻值有相關關系，雜質之間的濃度差越小，則片材的電阻值越大。具體地是，當按上述定義上述第一層時，表面的表面電阻值為比1×109Ω/□大的值。表面電阻值沒有特別的上限，例如，可以為1×1012Ω/□左右。
上述源極區域和漏極區域為n型，上述第二層為p型占支配地位的p型層。
另外，上述絕緣基板由玻璃制成，上述半導體薄膜可直接在上述絕緣基板上形成。
另外，本發明的上述目的可通過下述半導體制造方法達到。該半導體裝置的制造方法，是含有帶有半導體薄膜的薄膜晶體管的半導體裝置的制造方法，它具有下列工序在絕緣基板上導入第一導電型的雜質或作為與上述第一導電型相反的導電型的第二導電型的雜質中的任何一種形成半導體薄膜的第一雜質導入工序；將強光或激光照射在上述半導體薄膜上而進行多結晶化的多結晶化工序；通過將與利用上述第一雜質導入工序而導入的雜質相反的導電型雜質導入上述多晶半導體薄膜中，形成由上述第一導電型和第二導電型抵消的第一層，和上述第一導電型或第二導電型中任何一個占支配地位的第二層的層疊結構構成的溝道區域的第二雜質導入工序；在上述第一層上，通過絕緣膜，形成柵極電極的柵極電極形成工序；和通過以上述柵極電極作掩模，將與在上述第二層中占支配地位的導電型相反的導電型雜質導入上述半導體薄膜中，形成導入的雜質的導電型占支配地位的源極區域和漏極區域的第三雜質導入工序。
上述第三雜質導入工序具有通過以上述柵極電極為掩模，將與在上述第二層中占支配地位的導電型相反的導電型的雜質導入上述半導體薄膜中，形成導入的雜質的導電型占支配地位的低濃度雜質區域；同時在上述柵極電極的下方形成溝道區域的低濃度雜質區域形成工序；和用掩模材料覆蓋與上述溝道區域兩側鄰接的一部分區域，通過以比在上述低濃度雜質區域形成工序中導入的雜質的劑量多的劑量，導入相同的導電型的雜質，在上述溝道區域的兩側，經上述低濃度雜質區域，形成高濃度雜質區域的高濃度雜質區域形成工序；上述源極區域和漏極區域分別可由在上述溝道區域的兩側形成的上述低濃度雜質區域和高濃度雜質區域形成。
另外，它還具有在上述多結晶化工序和上述第二雜質導入工序之間，測定上述半導體薄膜的表面電阻值的工序；根據該表面電阻值，決定在上述第二雜質導入工序中導入的雜質的量。
上述第一雜質導入工序中導入的雜質優選為p型雜質，在上述第二和第三雜質導入工序中導入的雜質優選為n型雜質。
在上述第一導電導入工序中，通過直接在由玻璃制成的上述絕緣基板上形成上述半導體薄膜，可將在上述絕緣基板中含有的硼導入上述半導體薄膜中。
一種半導體裝置的制造方法，它是具有帶有半導體薄膜的薄膜晶體管的半導體裝置的制造方法，具有在絕緣基板上形成柵極電極后，通過絕緣膜，形成半導體薄膜，在該半導體薄膜中，導入第一導電型的雜質或作為與上述第一導電型相反的導電型的第二導電型的雜質中任何一種的第一雜質導入工序；將強光或激光照射在上述半導體薄膜上，進行多結晶化的多結晶化工序；通過將與利用上述第一雜質導入工序而導入的雜質相反的導電型雜質導入上述多晶半導體薄膜中，使上述第一層與上述柵極電極相對地形成由上述第一導電型和第二導電型抵消的第一層、和上述第一導電型或第二導電型中任何一個占支配地位的第二層的層疊結構構成的溝道區域的第二雜質導入工序；和通過以掩模材料覆蓋上述半導體薄膜的一部分，將與在上述第二層中占支配地位的導電型相反的導電型雜質導入上述半導體薄膜中，形成導入的雜質的導電型占支配地位的源極區域和漏極區域的第三雜質導入工序。利用該制造方法也可達到本發明的上述目的。


圖1為表示本發明的實施方式1的半導體裝置中的薄膜晶體管的制造工序的截面圖；圖2為表示本發明的實施方式1的半導體裝置中的薄膜晶體管的制造工序的截面圖；圖3為在上述薄膜晶體管制造工序中使用的片材電阻測定器的大致結構圖；圖4為表示測定在上述薄膜晶體管的溝道區域中的B(硼)和P(磷)的濃度的結果的圖；圖5為表示上述薄膜晶體管的柵極電壓VGS和漏極電流ID的關系的圖；
圖6為表示本發明的實施方式2的半導體裝置中，薄膜晶體管的制造工序的截面圖；圖7為表示在第二雜質導入工序中，在攙雜磷的情況下，閾值電壓Vth對于磷的劑量的測定結果的圖；圖8為表示在第二雜質導入工序中，在攙雜磷的情況下，閾值電壓Vth對于磷的劑量的測定結果的圖；圖9為作為本發明的實施方式3的半導體裝置的液晶顯示裝置的截面圖；圖10為作為本發明的實施方式4的半導體裝置的EL顯示裝置的電路圖；圖11為上述EL顯示裝置的主要部分的截面圖；圖12為現有的半導體裝置的薄膜晶體管的截面圖；圖13為表示現有的薄膜晶體管的柵極電壓VGS與漏極電流ID的關系的圖。
具體實施例方式
以下，參照附圖，說明本發明的實施方式。
(實施方式1)圖1和圖2為表示在本發明的實施方式1的半導體裝置中，薄膜晶體管(TFT)的制造工序的截面圖。在半導體裝置中，不但含有TFF單體，而且含有將該TFT集成化的半導體電路或電子設備等。
首先，如圖1(a)所示，在由玻璃等制成的絕緣基板100上形成作為基底膜的緩沖層1。緩沖層1可以利用噴濺法等形成SiO2膜或SiNx膜，厚度可以為大約10～1000納米(nm)。在本實施方式中，絕緣基板100的大小為32cm×40cm。
接著，利用等離子體CVD法或LPCVD法等以30-100nm的膜厚，形成由非晶質硅制成的半導體薄膜2。在絕緣基板100上可以不設置緩沖層1，而直接形成半導體薄膜2。
其次，在打開等條件下加熱該半導體薄膜2，通過用激光照射，使半導體薄膜2中含有的雜質活化后，測定片材的電阻值。這樣，可以掌握因大氣等中含有的硼等雜質而造成的污染程度。作為加熱條件，可以在600℃下，加熱1小時。另外，作為片材電阻測定器，優選有高的電阻測定范圍者，在本實施方式中，使用“三菱ハイレスタ”。
如圖3所示，該片材電阻器是將直徑為3mm的平面看為圓形的內側電極11b插入內徑為6mm的平面看為圓環形的外側電極11a中，使外側電極11a和內側電極11b與半導體薄膜2的表面接觸。在加上1-1000V左右規定電壓的情況下，由電流值測定表面電阻值。另外，表面電阻值的測定可以不使用上述的片材電阻測定器，而在半導體薄膜2的表面上形成由與上述外側電極11a和內側電極11b同樣的形狀構成的金屬布圖，同樣可以測定，只要可測定高的表面電阻值，也可以使用其他的測定器。
測定的結果如果是表面電阻值在規定值(例如1×109Ω/□)以上，則使用離子注入裝置進行第一雜質導入工序。該工序是將p型雜質攙雜在半導體薄膜2中的工序。在本實施方式中，導入元素為B(硼)，加速電壓為10kV，劑量為1×1011/cm2，對離子源產生的雜質離子進行質量分離，只取出目標離子種，并且通過掃描成波束狀整形得出的離子束，并導入半導體薄膜2中，使導入的雜質濃度為1×1017/cm3。
在本實施方式中，作為離子注入裝置，使用日新離子機器制的裝置。該離子注入裝置具有磁場偏向器，通過利用磁場偏向掃描在靜電偏向掃描困難的大電流的離子束，可以注入離子。投入的基板尺寸比32cm×40cm大也沒有問題，可以利用具有1000cm2以上的大面積的絕緣基板100進行高效率的處理。另外，最大束電流為16mA，注入能量在10KeV～100KeV之間可變，劑量為1×1011/cm2～1×1020/cm2范圍內可控制。可能注入的離子種，與P(磷)和B(硼)對應。
如同利用等離子體VCD法進行半導體薄膜2的成膜情況那樣，如果必需脫去半導體薄膜2的膜中的氫，將絕緣基板100投入氮氣環境中，通過在400～450℃溫度下加熱1小時進行退火。該脫氫退火工序也可以使用RTA等斜坡退火(ramp anneal)，還可以在上述第一雜質導入工序前進行。
另一方面，如果測定的半導體薄膜2的表面電阻值小于規定值(例如1×109Ω/□)，則大氣等中所含的硼等雜質大量導入半導體薄膜2中，但由于已經進行了第一雜質的導入工序，因此不需要使用離子注入裝置等導入雜質。特別是，在由玻璃等制成的絕緣基板100上，不設置緩沖層1，而形成半導體薄膜2的情況下，絕緣基板100中所含的硼等雜質導入半導體薄膜2中，容易不需要第一雜質的導入工序，因此工序可縮短。另外，利用250mJ/m2-500mJ/m2的激光能量條件，可以做到與p型類似。
接著，如圖1(b)所示，利用激光退火或固相成長等方法，使半導體薄膜2的非晶質硅結晶，轉換為多晶硅。
其次，使用上述片材電阻測定器，測定由多晶硅制成的半導體薄膜2的表面電阻值。半導體薄膜2的雜質的濃度越低，則片材的電阻值越大，由于具有如上相關關系，因此，可以根據該表面電阻值，掌握在半導體薄膜2中所含的雜質濃度。
然后，如圖1(c)所示，根據測定的表面電阻值，進行導入第二雜質導入工序。該工序為在半導體薄膜2的表面中導入n型雜質的工序，在以后的工序是調整成為溝道區域的部分的雜質濃度而控制TFT的閾值電壓Vth的工序。如上所述，因為片材的電阻值與已經攙入的p型雜質的量有相關關系，因此可以根據片材的電阻值，決定導入的n型雜質的攙雜量，使用上述離子注入裝置進行攙雜。
決定該第二雜質導入工序的注入深度，使得在半導體薄膜2的厚度方向上，雜質主要導入表面附近的極淺部分中。在本實施方式中，作為具體條件取加壓電壓為10kV，離子束電流為0.01μA-10μA，水平方向的掃描頻率為1Hz，垂直方向的掃描速度為30mm/sec，離子束斑的重疊量為66.7％，垂直方向的掃描循環為8-10循環，所需要的總時間為300sec～400sec。該工序可在上述的脫氫退火工序前進行，或者在后述的柵極絕緣膜3的成膜工序后進行也可以。另外，可以利用半導體注入機等進行雜質導入，也可以利用質量分離型的注入機，在玻璃基板掃描帶狀束進行。
又如圖1(c)所示，由于已將p型雜質導入半導體薄膜2中，因此在導入n型雜質的區域中，互相相反的導電型抵消，形成類似固有層的i層2a。另外在i層2a的下方形成沿著厚度方向p型占支配地位的p型層2b。即通過第一和第二雜質的導入工序，半導體薄膜2成為作為第一層的i層2a和作為第二層的p型層2b層疊的狀態。
以后，如圖1(d)所示，蝕刻半導體薄膜2，作出如島狀的圖形，形成薄膜晶體管的元件區域。另外，如覆蓋蝕刻的半導體薄膜2一樣，形成柵極絕緣膜3。柵極絕緣膜3的形成，可利用等離子體CVD法、常壓CVD法、減壓CVD法、ECR-CVD法、噴濺法等，通過使SiO2膜堆積50nm-600nm來進行。
其次，在絕緣基板100上，以200nm-800nm的厚度形成Al、Ti、Mo、W、Ta或它們的合金的膜，布圖成規定形狀，可在柵極絕緣膜3上形成柵極電極4。
接著，以該柵極電極4作為掩模，采用上述離子注入裝置，進行注入n型雜質的第三雜質導入工序。即，如圖2(a)所示，對由離子源產生的雜質離子進行質量分離，只取出作為目標的離子種的磷并且掃描整形成波束狀而得出的離子束，同時以柵極電極4作為掩模，通過用1×1014/cm2以下的劑量注入半導體薄膜2中，形成TFT的低濃度雜質區域(LDD區域)81。必需設定劑量，使磷的濃度比在LDD區域81中存在的硼的濃度大，具體地是，優選設定在6×1012/cm2-5×1013/cm2范圍內。這樣，LDD區域81由n型占支配地位，而柵極電極4的下端成為溝道區域80。
以后，如圖2(b)所示，在柵極電極4的周圍形成保護膜膜圖形6以后，利用離子攙雜裝置進行離子噴淋。即不對從別的離子源產生的雜質離子進行質量分離，不掃描含有作為目標離子種的磷并電場加速得到的離子流，而以1×1021/cm3以上的劑量，注入半導體薄膜2中，形成TFT的高濃度雜質區域82。在本實施方式中劑量大約為1×1021/cm2。這種離子攙雜裝置可從料斗式的腔中成批送出雜質離子，由于照射在絕緣基板100的全部表面上，因此生產率高，即使包含搬送再內每一塊的處理時間為1分鐘左右。另外，可以不用離子攙雜裝置，而利用上述的離子注入裝置，進行離子噴淋也可以。
這樣，在第三雜質導入工序中，利用在溝道區域80兩側形成的低濃度雜質區域81和高濃度雜質區域82，可以形成源極區域91和漏極區域92。由于在溝道區域80中作出的p型層2b為p型占支配地位，而源極區域91和漏極區域92為n型占支配地位，因此在源極區域91和漏極區域92之間，沿著半導體薄膜的表面，成為npn接合。另外，在絕緣基板100上集成CMOS電路的情況下，形成與n溝道晶體管用的保護膜圖形6不同的p溝道晶體管用的保護膜圖形，將離子源的氣體系切換為5％B2H6/H2；以1×1021/cm2的劑量，離子注入B+即可。
其次，如圖2(c)所示，在絕緣基板100上形成由PSG等制成的、膜厚大約為600nm左右的層間絕緣膜9。另外，在300-400℃的溫度下進行熱處理，使注入半導體薄膜2中的攙雜物活化。可以不進行這樣的低溫活化退火，而進行激光活化的退火。
然后，在層間絕緣膜9上作出接觸孔，利用噴濺法，將由Al-Si等制成的金屬膜作成薄膜，按規定形狀作出圖形，加工成布線電極10。該布線電極10上面，利用SiO2膜11和SiNx膜12順序地覆蓋。這些膜的合計厚度為200nm-400nm左右。在這種狀態下，將絕緣基板100投入氮氣環境中，在350℃的溫度下，進行1小時的氫化退火，這樣完成TFT。另外，以上說明的TFT工藝溫度，最高為在脫氫退火工序中的400～600℃。
這樣，采用具有i層2a和p型層2b層疊后的溝道區域80的多晶硅TFT，通過將源極區域91和漏極區域92作成與在p型層2b中占支配的導電型相反的導電型，則可以使源極區域91和漏極區域92之間為npn接合，可以減小柵極電壓為負的狀態時的泄漏電流。
另外，配置柵極電極4，與i層2a相對，則通過稍微施加正的柵極電壓，電子感應使得在i層2a上形成n型區域，電流可在源極區域91和漏極區域92之間流動。因此，容易控制閾值電壓Vth，使閾值電壓Vth接近0V。
i層2a的定義如后述，但從降低泄漏電流的觀點來看，在源極區域91和漏極區域92之間，為了得到在斷開狀態下更完全的npn接合，i層2a的厚度相對于溝道區域80的全體厚度優選在50％以下，30％以下更優選，10％以下進一步優選。另一方面，從閾值電壓Vth的控制性觀點來看，為了確保在接通狀態下的溝道，i層2a的厚度優選在1nm以上，2nm以上更優選，3nm以上進一步優選。這樣，為了減少泄漏電流，優選i層2a薄，但另一方面，為了提高閾值電壓Vth的控制性，優選i層2a厚，因此應適當設定i層2a的厚度，使二者都滿足。在本實施方式中，半導體薄膜2的厚度為100nm，相對于此，i層2a的厚度為30nm。
圖4為本發明者表示測定溝道區域80的B(硼)和P(磷)的濃度得到的結果的圖形。在該圖形中，左端表示溝道區域80表面的濃度。在接近圖形的左端的溝道區域80的表面附近，硼和磷的濃度大致一致，在本實施方式中，將該濃度差小于5×1016/cm3的厚度方向的區域定義為i層。i層的p型雜質和n型雜質的濃度差，與i層表面的表面電阻值有相關關系，濃度差越小，則表面電阻值越大，因此，i層表面的表面電阻值為比1×109Ω/□大的值。
另一方面，在i層的下方，相對于硼的濃度大致一定，磷的濃度慢慢降低，形成硼占支配地位的p型層。該p型層為溝道區域80的i層以外的區域。
圖5為表示漏極電壓VDS為4V時的柵極電壓VGS和漏極電流ID的關系的圖形。當將這個測定結果與圖13所示的現有的TFT比較時，在柵極電壓VGS為正的區域中，特性幾乎沒有不同，而在VGS負的區域中，本實施方式的TFT的漏極電流ID的彈起少，斷開電流本身減少。
(實施方式2)實施方式1的多晶硅TFT一般為共面結構或稱為正交錯結構，而在所謂的底柵極結構或稱為逆交錯結構的多晶硅TFT中也可以利用本發明。該TFT的制造工序如圖6所示。在圖6中，與實施方式1相同的結構部分，用相同的符號表示。
首先，如圖6(a)所示，在由玻璃等制成的絕緣基板100上，以大約100nm-200nm的厚度形成SiO2膜或SiNx膜，作為緩沖層1。絕緣基板100的大小為30cm×35cm。其次，以100nm～200nm的厚度，形成由Al、Ta、Mo、W、Cr或它們的合金制成的金屬膜，布圖成規定圖形，加工成柵極電極4。
接著利用等離子體CVD法、常壓CVD法、減壓CVD法等，堆積50nm厚的SiNx，作為柵極絕緣膜9a。在其上，連續地以大約30nm～100nm的厚度形成由非晶質硅制成的半導體薄膜2。在使用等離子體CVD法的情況下，為了脫去膜中的氫，要在氮氣環境中，在400～450℃下，進行1小時的退火。該脫氫退火，也可以采用RTP等的斜坡退火。
其次，與實施方式1同樣，在加熱后測定該半導體薄膜2的表面電阻值。作為片材電阻測定器，可使用與實施方式1相同的測定器。測定的結果如果是表面電阻值超過規定值(例如1×109Ω/□)，則與實施方式1同樣，使用離子注入裝置進行第一雜質導入工序。攙雜的條件與實施方式1相同。如果半導體薄膜2的表面電阻值小于規定值(例如1×109Ω/□)，則大氣等中所含的硼等雜質充分導入半導體薄膜2中，第一雜質導入工序結束。
接著，使用激光退火或固相成長等方法，使半導體薄膜2的非晶質硅結晶，轉換為多晶硅。同時，使用上述片材電阻測定器，測定由多晶硅制成的半導體薄膜2的表面電阻值。
以后，與實施方式1相同，根據測定的表面電阻值，進行第二雜質導入工序。因為表面電阻值與已攙雜的p型雜質的量有相關關系，因此，為了根據表面電阻值，進行閾值電壓Vth的所希望的控制，決定導入的n型雜質的攙雜量，使用上述離子注入裝置進行攙雜。設定該第二雜質導入工序的導入深度，使得在半導體薄膜2的厚度方向，雜質主要導入與柵極電極4接近的最深部分中。作為具體的條件取加速電壓為100kV，離子束電流為15μA，水平方向的掃描頻率為1Hz，垂直方向的掃描速度為30mm/sec，離子束斑點的重疊量為66.7％，垂直方向的掃描循環為8-10個循環，所需要的總時間為300秒～400秒。
為了將p型雜質導入半導體薄膜2中，在與導入n型雜質的柵極電極4接近的區域中p型和n型抵消，形成類似固有層的i層2a。另外，在i層2a的上方，沿著厚度方向，形成p型雜質占支配地位的p型層2b。即通過第一和第二雜質導入工序，半導體薄膜2成為i層2a和p型層2b層疊的狀態。
以后，如圖6(b)所示，蝕刻半導體薄膜2，作成島狀的圖形，作出薄膜晶體管的元件區域。另外，以100nm～300nm的厚度形成SiO2膜，以覆蓋蝕刻的半導體薄膜2，以后，通過以柵極電極4為掩模，利用背面曝光布圖，加工成保護膜圖形6a。
接著，使用上述離子注入裝置，進行注入n型雜質的第三雜質導入工序。即對從離子源產生的雜質離子進行質量分離，只取出作為目標離子種的磷，并且掃描以波束狀整形得出的離子束，同時通過以保護膜圖形6a為掩模，注入到半導體薄膜2中，形成TFT的低濃度雜質區域81。優選將劑量設定在6×1012/cm2～5×103/cm2范圍內，使磷的濃度比在LDD區域81中存在的硼的濃度大。這樣，LDD區域81為n型雜質占支配地位，在保護膜圖形6a的下方，形成溝道區域80。
又如圖6(c)所示，在覆蓋保護膜圖形6a地進一步形成保護膜圖形6后，進行離子噴淋。即不對從別的離子源產生的雜質離子進行質量分離，不掃描將含有作為目標離子種的磷的電場加速得到的離子流，而是以1×1021/cm2以上的劑量注入半導體裝置2中，形成TFT的高濃度的雜質區域82。在本實施方式中，劑量為1×1021/cm2左右。另外，不使用離子攙雜裝置，而使用上述離子注入裝置，進行第四雜質導入工序也可以。
這樣，通過在第三雜質導入工序中，在溝道區域80兩側形成的低濃度雜質區域81和高濃度雜質區域82，可形成源極區域91和漏極區域92。
以后，在300～400℃左右退火，使注入到半導體薄膜2中的攙雜物活化。與實施方式1同樣，可以用激光退火來進行該活化退火。
由于相對于在溝道區域80中形成的p型層2b為p型占支配地位，源極區域91和漏極區域92則為n型占支配地位，因此在源極區域91和漏極區域92之間，沿著半導體薄膜表面，成為npn接合。在絕緣基板100上集成CMOS電路的情況下，與N溝道晶體管用的保護膜圖形6a不同地形成P溝道晶體管用的保護膜圖形，將離子源的氣體系切換為5％B2H6/H2，以1×1021/cm2左右的劑量，將B+離子注入。
其次，如圖6(d)所示，在絕緣基板100上形成由PSG等制成的膜厚為600nm左右的層間絕緣膜9。另外，在300-400℃的溫度下進行熱處理，使注入半導體薄膜2中的攙雜物活化。也可以不用這樣的低溫活化退火，而進行激光活化退火。
以后，在層間絕緣膜9上作出接觸孔，利用噴濺法，形成Al-Si等制成的金屬膜，按規定形狀作出圖形，加工成布線電極10。該布線電極10上面依次用SiO2膜11和SiOx膜12覆蓋。這些膜的合計厚度為200nm-400nm。在這種狀態下，將絕緣基板100投入氮氣環境中，在350℃溫度下，進行1小時的氫化退火，完成TFT。通過該退火處理，SiO2膜11中含有的氫導入半導體薄膜2中，可改善TFT的動作特性。
采用該TFT，與實施方式1同樣，通過將源極電極91和漏極區域92變成與在p型層2b中支配的導電型相反的導電型，可以使源極區域91和漏極區域92之間成為npn接合，可以降低柵極電壓為負的狀態的泄漏電流。
另外，通過將柵極電極4配置成與i層2a相對，只需稍微加上正的柵極電壓，由電子感應，可在i層2a中產生n型區域，使電流在源極區域91和漏極區域92之間流動。因此，容易控制閾值電壓Vth，使閾值電壓Vth接近0V。
圖7為表示在利用第一雜質導入工序，使半導體薄膜2的硼濃度為1×1017/cm3后，在第二雜質導入工序中，攙雜磷時，閾值電壓Vth相對磷的劑量的測定結果的圖形。如圖7所示，磷的劑量和閾值電壓Vth有一定關系，當磷的劑量為9×1011/cm2時，閾值電壓Vth大約為0.2V，可以控制至很低的值。另外，閾值電壓Vth對于磷的任意劑量的偏差約為0.1V，抑制偏差，可以正確地控制閾值電壓Vth。從圖7中還可看出，閾值電壓Vth與表面電阻值有相關關系，通過在第二雜質導入工序后，測定電阻值，可以掌握閾值電壓Vth。
圖7雖然為在第一雜質導入工序中導入的硼濃度為1×1017/cm3情況下的測定結果，在其他濃度情況下，本發明者確認，磷的劑量、閾值電壓Vth和表面電阻值之間也有相關關系。硼的濃度為1×1016/cm3和1×1018/cm3情況下的測定結果分別表示在圖8(a)和(b)中。
(實施方式3)作為使用上述多晶硅TFT的半導體裝置的一個例子，圖9中表示了液晶顯示裝置。如圖9所示，該液晶顯示裝置具有互相相對配置的TFT陣列基板52和對向基板60。
在TFT陣列基板52的上面側(對向基板60側)成矩陣排列配置著作為開關元件的TFT53。該TFT53可以與實施方式1或2的TFT同樣地形成。
對向基板60為作為絕緣基板的玻璃基板，其下面側(TFT陣列基板52側)設有濾色器59和透明電極58。在TFT陣列基板52和對向基板60之間，在聚酰亞胺等的取向膜55、57之間具有液晶層56。另外，在TFT陣列基板52和對向基板60的與相對的面相反一側的表面上，分別貼有偏光板51、60。在TFT陣列基板52的下方安裝著用于提高視覺辨認性的后燈63。
采用這樣構成的液晶顯示裝置，通過減少TFT53的泄漏電流和提高閾值電壓Vth的控制性，可得到沒有像素亮點缺陷的均勻而穩定的顯示畫面，同時，抑制TFT53的驅動電壓，可以節省電力。
(實施方式4)作為使用上述多晶硅TFT的半導體裝置的一個例子，圖10中表示EL顯示裝置的電路圖。該EL顯示裝置具有TFT陣列基板，在TFT陣列基板的各個像素區域上配置開關用的TFT71、驅動用的TFT74和EL元件70。開關用的TFT71的柵極電極與柵極信號線72連接，漏極電極與漏極信號線73連接，源極電極與驅動用的TFT74的柵極電極連接。另外，驅動用的TFT74的源極電極與EL元件70的陽極連接，漏極電極與電源線76連接。符號75為信號保持用的電容器。
如圖11所示，驅動用的TFT74配置在TFT陣列基板200上。EL元件70由層疊陽極202、有機層203和陰極204構成。EL元件70的上部用玻璃板205覆蓋。
在圖10中，當將由驅動電路77給與柵極信號線72的脈沖信號加在開關用TFT71的柵極電極上時，開關用的TFT71成為接通狀態，由驅動電路78供給漏極信號線73的漏極信號，加在驅動用的TFT74的柵極電極。這樣，驅動用的TFT74成為接通狀態，電流從電源線76供給EL元件70，EL元件70發光。
該EL顯示裝置通過減小開關用TFT71和驅動用TFT74的泄漏電流，使得開關用TFT71在斷開狀態時，驅動用TFT74不在接通狀態，可防止EL元件70異常發光。另外，通過提高閾值電壓VTH的控制性，可以控制供給EL元件70的電流的偏差。結果，可抑制畫面亮度的不均勻，得到良好的顯示。
例如，在進行8個灰度等級顯示的情況下，通常要求設計噪聲，使其對于信號成為1/10(20db)。該噪聲的主要原因是TFT特性的偏差造成的，因此，利用本發明容易滿足上述要求。另外，由于可以抑制泄漏電流和增大接通電流，因此容易維持EL元件70的亮度，使壽命延長。
(其他實施方式)以上，詳細說明了本發明的實施方式，但本發明的具體形式不是僅限于上述實施方式。例如，溝道區域的i層和p型層利用其他制造方法形成也可以。
另外，在上述各個實施方式中，通過在第一雜質導入工序中導入硼等p型雜質，而在第二雜質導入工序中導入磷等n型雜質，在溝道區域中，形成i層和p型層，但是，也可通過在第一雜質導入工序中導入磷等n型雜質，而在第二雜質導入工序中導入硼等p型雜質，在溝道區域中形成i層和p型層。即，形成類似固有層的i層、和沿著厚度方向n型雜質占支配地位的n型層的層疊結構也可以。在這種情況下，通過在上述第三雜質導入工序中注入p型雜質，由于源極區域91和漏極區域92之間，沿著半導體薄膜的表面，成為pnp接合，可得到與上述各個實施方式相同的效果。
另外，在上述各個實施方式中，使用B(硼)作為p型雜質，使用P(磷)作為n型雜質。然而，作為p型雜質還可以使用Al、Ga(鎵)、In(銦)、Tl(鉈)等；作為n型雜質可以使用N、As(砒霜)、Sb(銻)、Bi(鉍)等。也可以將它們任意組合。
作為半導體裝置，液晶顯示裝置和EL顯示裝置以外也可以，例如，在圖象傳感器的開關元件等中也可以使用本發明。
權利要求
1.一種半導體裝置，其特征為，具有帶有在絕緣基板上形成的多晶的半導體薄膜的薄膜晶體管；在所述半導體薄膜內具有溝道區域、和分別位于該溝道區域兩側的源極區域與漏極區域，所述溝道區域含有第一導電型雜質、和作為與所述第一導電型相反的導電型的第二導電型的雜質雙方，該溝道區域是通過由所述第一導電型和所述第二導電型抵消的第一層與所述第一導電型或第二導電型任一個占支配地位的第二層層疊而構成的，經絕緣膜與所述第一層相對而形成柵極電極，所述源極區域和漏極區域，由與在所述第二層上占支配地位的導電型相反的導電型構成。
2.如權利要求1所述的半導體裝置，其特征為，所述柵極電極在所述半導體薄膜上形成。
3.如權利要求1所述的半導體裝置，其特征為，所述柵極電極在所述絕緣基板和所述半導體薄膜之間形成。
4.如權利要求1所述的半導體裝置，其特征為，所述源極區域和漏極區域具有高濃度雜質區域，和位于所述溝道區域和高濃度雜質區域之間、雜質濃度比所述高濃度雜質區域低的低濃度雜質區域。
5.如權利要求1所述的半導體裝置，其特征為，所述第一層的所述第一導電型的雜質濃度和第二導電型的雜質濃度之差不足5×1016/cm3。
6.如權利要求1所述的半導體裝置，其特征為，所述第一層的厚度為1nm以上，并且，相對于所述溝道區域的全體厚度在50％以下。
7.如權利要求1所述的半導體裝置，其特征為，所述第一層的表面電阻值為比1×109Ω/□大的值。
8.如權利要求1所述的半導體裝置，其特征為，所述源極區域和漏極區域為n型，所述第二層為p型占支配地位的p型層。
9.如權利要求1所述的半導體裝置，其特征為，所述絕緣基板由玻璃制成，所述半導體薄膜直接在所述絕緣基板上形成。
10.一種半導體裝置的制造方法，其特征為，該半導體裝置具有帶有半導體薄膜的薄膜晶體管，該半導體裝置的制造方法具有下列工序在絕緣基板上形成導入有第一導電型的雜質或作為與所述第一導電型相反的導電型的第二導電型雜質中的任何一種的半導體薄膜的第一雜質導入工序；將強光或激光照射在所述半導體薄膜上，進行多結晶化的多結晶化工序；通過將與在所述第一雜質導入工序中導入的雜質相反的導電型雜質導入所述多晶半導體薄膜中，形成由所述第一導電型和第二導電型抵消的第一層、和所述第一導電型或第二導電型中任何一個占支配地位的第二層的層疊結構構成的溝道區域的第二雜質導入工序；在所述第一層上經絕緣膜形成柵極電極的柵極電極形成工序；和以所述柵極電極作掩模，通過將與在所述第二層中占支配地位的導電型相反的導電型雜質導入所述半導體薄膜中，形成導入的雜質的導電型占支配地位的源極區域和漏極區域的第三雜質導入工序。
11.如權利要求10所述的半導體裝置的制造方法，其特征為，所述第三雜質導入工序具有以所述柵極電極作掩模，將與在所述第二層中占支配地位的導電型相反的導電型的雜質導入所述半導體薄膜中，形成導入的雜質的導電型占支配地位的低濃度雜質區域；同時，在所述柵極電極的下方形成溝道區域的低濃度雜質區域形成工序；和用掩模材料覆蓋與所述溝道區域兩側鄰接的一部分區域，通過以比所述低濃度雜質區域形成工序中導入的雜質的劑量多的劑量，導入相同的導電型的雜質，在所述溝道區域的兩側，經所述低濃度雜質區域，形成高濃度雜質區域的高濃度雜質區域形成工序；利用在所述溝道區域的兩側形成的所述低濃度雜質區域和高濃度雜質區域，分別形成所述源極區域和漏極區域。
12.如權利要求10所述的半導體裝置的制造方法，其特征為，還具有在所述多結晶化工序和所述第二雜質導入工序之間，測定所述半導體薄膜的表面電阻值的工序；根據該表面電阻值，決定在所述第二雜質導入工序中導入的雜質的量。
13.如權利要求10所述的半導體裝置的制造方法，其特征為，所述第一雜質導入工序中導入的雜質為p型雜質，在所述第二和第三雜質導入工序中導入的雜質為n型雜質。
14.如權利要求10所述的半導體裝置的制造方法，其特征為，在所述第一雜質導入工序中，通過直接在由玻璃制成的所述絕緣基板上形成所述半導體薄膜，將在所述絕緣基板中含有的硼導入所述半導體薄膜中。
15.一種半導體裝置的制造方法，其特征為，該半導體裝置具有帶半導體薄膜的薄膜晶體管，該半導體裝置的制造方法具有在絕緣基板上形成柵極電極后，通過絕緣膜，形成半導體薄膜，在該半導體薄膜中，導入第一導電型的雜質或作為與所述第一導電型相反的導電型的第二導電型的雜質中任何一種的第一雜質導入工序；將強光或激光照射在所述半導體薄膜上，進行多結晶化的多結晶化工序；通過將與在所述第一雜質導入工序中導入的雜質相反的導電型雜質導入所述多晶半導體薄膜中，使所述第一層與所述柵極電極相對地形成由所述第一導電型和第二導電型抵消的第一層、和所述第一導電型或第二導電型中任何一個占支配地位的第二層的層疊結構構成的溝道區域的第二雜質導入工序；和由掩模材料覆蓋所述半導體薄膜的一部分，通過將與在所述第二層中占支配地位的導電型相反的導電型雜質導入所述半導體薄膜中，形成導入的雜質的導電型占支配地位的源極區域和漏極區域的第三雜質導入工序。
全文摘要
本發明提供一種具有薄膜晶體管的半導體裝置，該晶體管又具有在絕緣基板(100)上形成的多晶半導體薄膜(2)。該半導體裝置，在半導體薄膜(100)內具有溝道區域(80)、分別位于溝道區域(80)兩側的源極區域(91)和漏極區域(92)。溝道區域(90)含有第一導電型的雜質和與所述第一導電型相反的導電型的第二導電型的雜質二者，它由第一導電型和所述第二導電型抵消的第一層(2a)和第一導電型或第二導電型中任何一種占支配地位的第二層(2b)層疊構成，經絕緣膜(3)與第一層(2a)相對地形成柵極電極(4)。源極區域(91)和漏極區域(92)由與在第二層(2b)中占支配地位的導電型相反的導電型構成。采用這種結構，可降低斷開電流，同時容易控制閾值電壓。
文檔編號H01L29/786GK1618130SQ0282788
公開日2005年5月18日 申請日期2002年2月7日 優先權日2002年2月7日
發明者山本伸一, 西尾干夫, 河北哲郎, 筒博司 申請人:松下電器產業株式會社