專利名稱：非易失存儲單元的制造技術
本發明涉及包括如權利要求1前序部分所限定的緊湊單元的半導體器件的制造方法。此外，本發明涉及如權利要求8前序部分所限定的半導體器件。
在半導體器件的制造中，將非易失存儲(NVM)單元按比例縮減到100nm柵長度的范圍嚴重受限于對低隧道氧化物泄漏電流的需求。對低泄漏電流的需求對隧道氧化物的厚度強加了限制。實際上，對于大約6nm的隧道氧化物來說會導致較低的邊界厚度。
不論光刻工藝的進展可能性如何，單個NVM單元的橫向尺寸由于該隧道氧化物厚度的限制幾乎不可伸縮。
該問題目前通過所謂的緊湊單元的應用而回避。這種緊湊單元從US 5,278,439(及相關的US 5,364,806和US 5,414,693)可以了解到，該文獻描述了自對準雙位分裂柵(DSG)FLASH EEPROM單元。這些緊湊單元的特征在于，非常緊密地在2-T單元中放置兩個晶體管，明顯比光刻工藝所限定的特征尺寸更緊密。
然而，這種已知的緊湊單元受到下面事實的影響需要兩個不同的柵氧化物，一個在浮柵下面，一個在控制柵下面。盡管對于浮柵和控制柵的氧化物厚度的分別調節來說這種設置可能是理想的，但是使用兩個(不同)氧化物還會引發可靠性問題。
此外，多晶硅電極之間的橫向隔離會引起對于這些已知的緊湊單元的其它可靠性問題，這是由于通常由側壁氧化物和側壁間隔物的形成制造的這種隔離的介電質量已知對技術性工藝的改變非常敏感。
本發明的目的是提供一種半導體器件的制造方法，該半導體器件包括緊湊單元，其中極大地降低了與緊湊單元及其制造相關的可靠性問題。此外，本發明的目的是提供一種包括在其之間具有亞光刻尺寸的橫向隔離的緊湊單元的半導體器件制造方法。
為了實現這些和進一步的目的，本發明涉及包括如權利要求1前序部分所限定的緊湊NVM單元的半導體器件的制造方法，其特征在于所述方法包括下列步驟-在層的疊層頂上淀積包括至少一個垂直隔離層(10)的第一掩模(M1；M3)、第一氮化硅層(9)和第二氮化硅層(11)，該第一掩模(M1；M3)通過光刻掩模工藝限定，該至少一個垂直隔離層(10)分隔第一(9)和第二(10)氮化硅層，并且位于將形成在該至少兩個元件之間間隔的位置之上；-進行第一蝕刻以選擇性地除去該至少一個垂直隔離層(10)，從而形成窄縫(A)；-進行包括至少第一疊層蝕刻工藝的疊層蝕刻，用來選擇性地蝕刻該至少第一多晶硅層(5)到隔離層(4)，使用窄縫(A)來限定第一疊層蝕刻工藝的位置和限定該至少兩個元件之間的間隔。
有利的是，可以實現緊湊單元的非常緊湊的設置并具有單元之間的亞光刻間隔。而且，在根據本發明制造緊湊單元的方法中，氧化物層施加于浮柵和襯底以及控制柵和浮柵之間，這些層的厚度基本上相等。因此可以限定浮柵和控制柵的介電質量，而沒有例如現有技術已知的橫向側壁形成工藝所強加的變化。
此外，本發明涉及一種半導體器件，其特征在于該間隔具有7-40nm范圍內的寬度，優選15nm。
盡管本發明的方法尤其適用于3晶體管2位NVM單元和一個存取柵晶體管的制造，但是也可以應用于多級3晶體管n位NVM單元和MOS器件的(同時)制造。
下面將參考一些
本發明，這些附圖只是用于說明的目的，不是如附屬的權利要求所限定的那樣限制保護范圍。
圖1示出了在第一優選實施例中根據本發明，用來制造3晶體管2位NVM單元的半導體晶片上的第一級結構的示意剖面；圖2示出了在第二氮化硅淀積步驟和掩膜步驟之后，根據本發明用來制造3晶體管2位NVM單元的半導體晶片上的結構的示意剖面；圖3示出了在對Si3N4具有選擇性的SiO2蝕刻之后結構的示意剖面；圖4示出了在對Si3N4具有選擇性的Si蝕刻之后結構的示意剖面；圖5示出了在對Si具有選擇性的SiO2/Si3N4蝕刻之后結構的示意剖面；圖6示出了在對SiO2具有選擇性的Si蝕刻之后結構的示意剖面；圖7示出了在進一步的介電淀積、側壁形成和硅化之后的結構的示意剖面；圖8示出了在第二優選實施例中根據本發明，用來制造3晶體管2位NVM單元的半導體晶片上的結構的示意剖面；圖9示出了在圖3-6所示的處理步驟完成之后，得到的圖8所示結構的示意剖面；圖10示出了在最初除去Si3N4側壁間隔物、接著進行如圖3-6所示的處理步驟之后而得到的圖8所示結構的示意剖面；圖11示出了圖8所示示意剖面的頂視圖。
本發明提出了一種基于標準的硅工藝技術制造NVM單元的方法，利用各向異性蝕刻工藝以便以深亞光刻尺寸橫向隔離柵極。這種在柵極上形成橫向隔離的方法尤其適合于具有兩個浮柵/控制柵疊層和一個存取柵晶體管的3晶體管單元。這種3晶體管單元的概念將在內部參考號為PH-ID 605707的Widdershoven的共同未決專利申請中描述。
圖1示出了在第一優選實施例中根據本發明，用來制造3晶體管2位NVM單元的半導體晶片上第一級結構的示意剖面。
利用本領域技術人員公知的標準Si工藝技術制造用來根據本發明制作3晶體管2位NVM單元的結構1。在半導體(Si)襯底3中，將小的溝槽隔離區(未示出)限定為待形成的源/漏區之間的隔離。在襯底3上，優選利用本領域已知的熱氧化物工藝(溫度600-1000℃)，形成作為隧道氧化物的第一氧化物層4(SiO2)。通常，該氧化物層4具有6-12nm的厚度。在該氧化物層4的頂上，淀積厚度在100-200nm范圍內的第一多晶硅層5，可能的話再稍薄些。優選通過化學汽相淀積(CVD)工藝、利用SiH4作為前驅物和550-650℃的淀積溫度形成該多晶硅層5。
然后，在多晶硅層5的頂上，形成多晶間介電層6，例如由“ONO”的多層疊層構成，即下面的二氧化硅層、氮化硅層(Si3N4)和上面的二氧化硅層。通常，每個二氧化硅和氮化硅層都具有～6nm的厚度。通過本領域已知的工藝形成這些層優選通過熱氧化形成下面的二氧化硅層，通過CVD Si3N4工藝形成氮化硅層，通過CVD SiO2工藝形成上面的二氧化硅層。可以選擇的是，該多晶間介電層6可以由ON疊層(二氧化硅和氮化硅)或者僅由單一的二氧化硅層構成。應理解，下面參考應用ONO層作為多晶間介電層6描述的3晶體管單元的制造工藝可以很容易地適用于應用ON疊層或者僅應用二氧化硅層作為多晶間介電層6的情況。
在多晶間介電層6的頂上淀積第二多晶硅層7。該第二多晶硅層7優選具有與第一多晶硅層5相等的厚度，即100-200nm，也許更薄。利用與第一多晶硅層5所用的類似CVD工藝形成第二多晶硅層7。
最后，在第二多晶硅層7的頂上形成由水平二氧化硅層8、垂直二氧化硅層10和第一氮化硅層9構成的元件的第一掩模構造M1。該掩模構造按下述方式制造。
優選通過本領域已知的CVD或者PECVD(等離子增強CVD)工藝淀積第一氮化硅層9。
然后，將第一氮化硅層9構圖為構圖的第一氮化硅層。接著，使用二氧化硅淀積工藝(CVD或者PECVD)形成水平二氧化硅層8和垂直二氧化硅層10，如圖1所示。
然后，在圖1所示的結構上淀積第二氮化硅層11。接著在下一步中應用平坦化步驟，例如通過使用化學機械拋光(CMP)，以暴露第一氮化硅層9。
圖2示出了在第二氮化硅淀積步驟和掩模步驟之后，根據本發明用來制造3晶體管2位NVM單元的半導體晶片上結構的示意剖面。
應注意，在這個階段施加第二掩模M2以限定氮化硅層11的橫向尺寸。該掩模M2限定了用來在圖2所示的水平方向中建立示例性3晶體管2位NVM單元的外部邊界的圖案。可以在垂直于圖2平面的方向中通過掩模M2進行進一步的劃界。
構圖的第一氮化硅層9的寬度取決于技術水平。這里假設在制造工藝中采用100nm的技術，并且構圖的第一氮化硅層9的寬度為100nm，然而將來這些尺寸將會更小。因此，在該結構1中，水平和垂直的二氧化硅層8、10的厚度在10-40nm的范圍內，優選為15nm。
如上所述，在結構1中，通過各向異性蝕刻工藝實現該3晶體管的柵極的橫向隔離。圖3示出了該工藝的第一步。
圖3示出了在對Si3N4選擇性的SiO2蝕刻之后結構的示意剖面。在對氮化硅具有選擇性的工藝中蝕刻垂直的二氧化硅層10。這樣，該選擇性的蝕刻工藝(反應離子蝕刻工藝(RIE)或者甚至濕法蝕刻工藝，二者都是本領域已知的)除去了垂直二氧化硅層10。由于所采用的蝕刻工藝的選擇性，因此在與第二多晶硅層7的界面處出現了蝕刻停止。而且，第一和第二氮化硅層9和11基本上不受蝕刻的影響，并且在(前者)垂直二氧化硅層10的位置處，由箭頭“A”所示的垂直窄縫的形成中起硬掩模的作用。垂直窄縫具有與垂直二氧化硅層10基本上相同的寬度，即10-40nm，優選15nm。
圖4示出了在對Si3N4具有選擇性的Si蝕刻之后結構的示意剖面。該硅蝕刻工藝是各向異性蝕刻工藝，它使用由第一和第二氮化硅層9、11形成的硬掩模，以便使窄縫A延伸到第二多晶硅層7和多晶間介電層6之間的界面處。該多晶間介電層6起蝕刻停止的作用，這是因為該蝕刻工藝對氮化硅具有選擇性。通過該蝕刻工藝形成了分離的第二級多晶硅塊12、13和14。
圖5示出了在對Si具有選擇性的SiO2/Si3N4蝕刻之后結構的示意剖面。在圖5所示的步驟中，第一和第二氮化硅層9、11以及位于窄縫A中的部分多晶間介電層6被除去。因此，形成了分離的多晶間介電層部分15、16和17。
值得注意的是，在該步驟期間，必須仔細檢查該工藝的蝕刻速度和蝕刻時間，以便保留水平二氧化硅層8，其目前是該結構的頂層。如果使用ONO層作為多晶間介電層6，那么該蝕刻工藝是三個步驟的工藝。第一蝕刻步驟使用RIE工藝蝕刻ONO疊層的上部的二氧化硅層。下一步使用RIE工藝蝕刻ONO疊層的氮化硅層。第三步可以是RIE工藝或者濕法蝕刻工藝，以便蝕刻ONO疊層的下部的二氧化硅層。
應注意，有利的是，濕法蝕刻工藝還除去了水平方向中的ONO疊層的一部分二氧化硅層(相對于第一和第二多晶硅層5、7形成底切，未示出)。在后面的階段，當對窄縫的壁進行氧化步驟時，延伸到窄縫中的第一和第二多晶硅層5、7的邊緣變得圓滑，這樣將減小邊緣處放電的可能性。
此步驟之后，窄縫A將進一步延伸到第一多晶硅層5中。
圖6示出了在對SiO2具有選擇性的Si蝕刻之后該結構的示意剖面。在圖6所示狀態之前的步驟中，進行對于Si的各向異性蝕刻的RIE工藝，以便完成分離的第一級多晶硅塊18、19、20和窄縫A和形成。同時，在該步驟中除去分離的第二級多晶硅塊13。由于采用的RIE工藝對SiO2具有選擇性，因此隧道氧化物層4起到該工藝的蝕刻停止的作用。這種類型的RIE工藝對于本領域技術人員來說是已知的。
現在該結構包括第一浮柵/控制柵疊層25、第二浮柵/控制柵疊層26和存取柵疊層27。
在進一步的處理步驟中，可以采用再氧化和/或介電淀積來填充窄縫A，以便得到橫向隔離塊22。此外，該結構周圍的間隔物122的形成導致在源和漏區SD、控制柵12、14和存取柵19上形成了開口Si區。在接著的步驟中，可以同時進行這些區的自對準硅化，在各個區12、14、19、SD的頂部上產生硅化的區21。
圖7示出了進一步的介電淀積、側壁形成和硅化之后該結構的示意剖面。
可以通過本領域已知的任何適當的制造工藝進行進一步的工藝，例如金屬化和鈍化步驟。
有利的是，本發明的方法允許器件元件例如浮柵/控制柵疊層25、26和存取柵27之間的間隔S比通過光刻得到的特征尺寸小的多。這里，間隔S基本上等于橫向隔離塊22的厚度，即(前者)垂直二氧化硅層10的厚度。這種緊密間隔允許器件的進一步密集，在這種情況下是3晶體管2位NVM單元，這種密集通過現有技術中已知的光刻工藝是不能實現的。應注意，僅需要兩個掩模M1、M2來限定圖6和圖7所示的結構。
下面將更詳細地描述根據本發明的第二優選實施例。在圖8-10中，具有相同附圖標記的實體指的是與圖1-7所示相同的實體。
圖8示出了在第二優選實施例中根據本發明，用來制造3晶體管2位NVM單元的半導體晶片上的結構101的示意剖面。
取代如圖2所示的包括水平二氧化硅層8、垂直二氧化硅層10和第一及第二氮化硅層9、11的第一掩模構造M1，使用可供選擇的掩模構造M3作為硬掩模來限定窄縫A。可供選擇的掩模構造M3由水平二氧化硅層8、垂直二氧化硅層10、第二水平二氧化硅層102、第一氮化硅塊104和氮化硅側壁間隔物103構成。
可供選擇的掩模構造M3以下述方式制造。
優選通過本領域已知的CVD或者PECVD(等離子增強CVD)工藝淀積第一氮化硅層。
然后，將該氮化硅層構圖為第一氮化硅塊104，其在垂直于所示剖面的方向中是線形的。
接著，使用二氧化硅淀積工藝(CVD或者PECVD)形成水平二氧化硅層8、垂直二氧化硅層10和第二水平二氧化硅層102。
然后形成氮化硅側壁間隔物103。有利的是，在本實施例中，整個結構101與光刻步驟(限定第一氮化硅塊104)自對準。在間隔物形成工藝中，氮化硅側壁間隔物103的寬度需要引起注意，因為該寬度將限定浮柵/控制柵疊層25、26的橫向尺寸。
此外，當使用可供選擇的掩模構造M3時，不需要平坦化步驟。
圖11示出了圖8所示示意剖面的頂視圖。該疊層在一個方向延伸以便形成線形疊層。在圖11中，通過隔離層8、102和氮化硅側壁間隔物103描繪出線形疊層的端部。如圖11所示，在線形疊層的縱向端E，側壁間隔物圍繞該疊層延伸，使得待形成的第一和第二浮柵/控制柵疊層25、26互連，這是不利的。需要額外的掩模步驟和蝕刻工藝M4來除去這些端處的氮化硅側壁間隔物，以便在該疊層的進一步處理過程中斷開連接。該額外的掩模和蝕刻工藝M4可以在非常早的階段、剛好在可供選擇的掩模構造M3的限定之后進行。
此外，應注意，這里先決條件是可以同時使用限定窄縫A的疊層蝕刻來蝕刻浮柵/控制柵疊層的外側。
圖9示出了完成工藝步驟之后得到的圖8的結構101的示意剖面，同時使用氮化硅側壁間隔物103作為掩模。這里，得到了與圖6所示的結構1類似的3晶體管2位NVM單元。
圖10示出了圖8所示MOS結構的示意剖面，正如可以在最初除去圖8所示結構中的Si3N4側壁間隔物、接著進行如圖3-6所示的工藝步驟之后而得到的。
最初的除去氮化硅側壁間隔物103得到了簡單的晶體管110。應注意，通過使用可供選擇的掩模構造M3(和M4)，利用和不用除去氮化硅側壁間隔物103的步驟，可以將相同的制造步驟用于NVM單元和MOS器件的柵極限定，從而節省工藝步驟。
正如第一優選實施例中，可以如上所述進行再氧化和/或介電淀積、間隔物的形成、硅化和進一步的工藝，例如金屬化和鈍化步驟。
盡管在前面的例子中描述了3晶體管2位非易失存儲器單元，但是應注意根據本發明的制造工藝并不限于這種非易失存儲器單元，而是也可以用于例如多級3晶體管n位非易失存儲器單元，或者具有小的內部間隔的其它器件。
權利要求
1.一種半導體器件的制造方法，該半導體器件包括包含至少兩個其間具有間隔的相鄰元件的半導體襯底(3)上的緊湊單元，所述至少兩個元件由層的疊層限定，所述層的疊層包括至少所述襯底(3)上的隔離層(4)和至少所述隔離層(4)上的第一多晶硅層(5)，其特征在于，所述方法包括下列步驟-在所述層的疊層頂上淀積包括至少一個垂直隔離層(10)、第一氮化硅層(9)和第二氮化硅層(11)的第一掩模(M1；M3)，所述第一掩模(M1；M3)通過光刻掩模工藝限定，所述至少一個垂直隔離層(10)分隔所述第一(9)和第二(11)氮化硅層，并且位于將形成所述至少兩個元件之間的所述間隔的位置之上；-進行第一蝕刻以選擇性地除去所述至少一個垂直隔離層(10)，從而形成窄縫(A)；-進行包括至少第一疊層蝕刻工藝的疊層蝕刻，用來選擇性地蝕刻所述至少第一多晶硅層(5)至所述隔離層(4)，使用所述窄縫(A)來限定所述第一疊層蝕刻工藝的位置和限定所述至少兩個元件之間的間隔。
2.根據權利要求1的包括緊湊單元的半導體器件的制造方法，其特征在于，所述方法包括下列步驟-在所述第二氮化硅層(11)中通過第二掩模(M2；M4)劃分所述至少兩個元件的每個的外部邊界；-通過進一步的蝕刻工藝除去所述外部邊界處的所述第二氮化硅層(11)。
3.根據權利要求1或2的包括緊湊單元的半導體器件的制造方法，其特征在于，所述層的疊層包括在所述第一多晶硅層(5)頂上的多晶間介電層(6)和所述多晶間介電層(6)頂上第二多晶硅層(7)；和-所述疊層蝕刻包括第二疊層蝕刻工藝，用來選擇性地蝕刻所述第二多晶硅層(7)至所述多晶間介電層(6)，使用所述窄縫(A)來限定所述第二疊層蝕刻工藝的位置；-所述疊層蝕刻包括第三疊層蝕刻工藝，用來選擇性地蝕刻所述多晶間介電層(6)至所述第一多晶硅層(5)，使用所述窄縫(A)來限定所述第三疊層蝕刻工藝的位置。
4.根據權利要求1-3任一項的包括緊湊單元的半導體器件的制造方法，其特征在于所述緊湊單元是非易失存儲器單元(1；101)，所述至少兩個元件包括第一浮柵/控制柵疊層(25)、第二浮柵/控制柵疊層(26)和存取柵疊層(27)，所述存取柵疊層(27)位于所述第一和第二浮柵/控制柵疊層(25，26)之間，所述窄縫(A)位于所述第一浮柵/控制柵疊層(25)和所述存取柵疊層(27)之間，并且所述窄縫(A)位于所述第二浮柵/控制柵疊層(26)和所述存取柵疊層(27)之間。
5.根據權利要求1-4任一項的包括緊湊單元的半導體器件的制造方法，其特征在于，所述第一掩模(M3)的所述第二氮化硅層(11)包括氮化硅側壁間隔物(103)。
6.一種在半導體襯底(3)上包括多個緊湊單元的半導體器件的制造方法，利用如權利要求1-5任一項所限定的方法。
7.一種在半導體襯底(3)上包括多個緊湊單元的半導體器件的制造方法，利用如權利要求5所限定的方法，在所述疊層蝕刻之前，通過除去在所述第一掩模(M1；M3)中的至少一個預定位置上的所述氮化硅側壁間隔物(103)來制造至少一個晶體管元件(110)。
8.一種具有半導體襯底(3)的半導體器件，包括其間具有間隔的相鄰的至少兩個相鄰元件，所述至少兩個元件由層的疊層限定，所述層的疊層包括至少所述襯底(3)上的隔離層(4)和至少所述隔離層(4)上的第一多晶硅層(5)，所述至少兩個元件至少部分地限定在所述第一多晶硅層(5)中，其特征在于所述間隔具有7-40nm范圍內的寬度，優選15nm。
9.根據權利要求8的半導體器件，其特征在于，該至少兩個元件是多級3晶體管n位非易失存儲器單元的部分。
10.根據權利要求9的半導體器件，其特征在于，所述多級3晶體管n位非易失存儲器單元是3晶體管2位非易失存儲器單元。
11.根據權利要求8、9或10的半導體器件，其特征在于，該半導體器件包括多個3晶體管n位非易失存儲器單元。
12.根據權利要求8-11任一項的半導體器件，其特征在于，該半導體器件還包括至少一個晶體管元件(110)。
13.根據權利要求12的半導體器件，其特征在于，該至少一個晶體管元件包括MOS器件(110)。
全文摘要
半導體器件的制造，該半導體器件包括包含至少兩個通過間隔分開的相鄰元件的半導體襯底(3)上的緊湊單元，該元件由疊層限定，該疊層包括襯底(3)上的隔離層(4)和隔離層(4)上的多晶硅層(5)，其中該制造包括在該層疊層上淀積該掩模(M1；M3)包括至少一個垂直隔離層(10)、第一(9)和第二(11)氮化硅層的掩模(M1；M3)，垂直隔離層(10)分隔該第一(9)和第二(11)氮化硅層，并且位于將形成所述間隔的位置處；在垂直隔離層(10)上進行第一選擇性蝕刻以形成窄縫(A)；進行包括第一疊層蝕刻工藝的疊層蝕刻，用來選擇性地蝕刻該多晶硅層(5)，使用窄縫(A)來限定第一疊層蝕刻工藝的位置和元件之間的間隔。
文檔編號H01L29/788GK1606806SQ02825474
公開日2005年4月13日 申請日期2002年12月20日 優先權日2001年12月20日
發明者J·施米茨 申請人:皇家飛利浦電子股份有限公司