專利名稱：具有多晶硅源極接觸結構的溝槽mosfet器件的制作方法
技術領域：
本發明涉及溝槽MOSFET器件，更具體涉及具有低源極接觸阻抗的溝槽MOSFET器件。
背景技術：
溝槽MOSFET(金屬-氧化物-半導體場效應晶體管)是一種晶體管，其中垂直地形成溝道以及在源區和漏區之間延伸的溝槽中形成柵極。內襯薄絕緣層(如氧化層)以及填充導體(如多晶硅(即，多晶的硅))的溝槽允許更小地阻礙電流，且由此提供更低的具體導通電阻值。例如，美國專利5,072,266、5,541,425、5,866,931以及6,031,265中公開了溝槽MOSFET晶體管的實例，在此通過引入將其結合進來。
作為具體例子，圖1圖示了美國專利5,072,266中公開的半個六角形溝槽MOSFET結構21。該結構包括n+襯底23，其上生長預定深度depi的輕摻雜n外延層25。在外延層25內，設置p體區27(p，p+)。在所示的設計圖中，p體區27基本上是平坦的(除中心區外)，且一般位于外延層的頂面下面，與外延層的頂面相距dmin。覆蓋大部分p體區27的另一層28(n+)用作器件的源極。在外延層中設置了一系列六角形溝槽29，朝頂部開口且具有預定深度dtr。溝槽29一般內襯有氧化物并填充有導電的多晶硅，形成MOSFET器件的柵極。溝槽29限定在水平剖面也是六角形的單元區31。
一般的MOSFET器件包括在單個芯片(即，半導體晶片的一部分)內平行制造的許多單個MOSFET單元。因此，圖1中示出的芯片包含許多六角形單元31(圖示這些單元的五個部分)。通常使用除六角形結構以外的單元結構，包括正方形結構。在圖1示出的設計圖中，襯底區23擔當所有單個MOSFET單元31的公共漏極接觸。盡管未圖示，MOSFET單元31的所有源極一般通過金屬源極接觸短接在一起，金屬源極接觸布置在n+源區28的頂上。絕緣區，如硼磷硅玻璃(未示出)，一般被放置在溝槽29中的多晶硅和金屬源極接觸之間，以防止柵極區與源區短路。因此，為了制造柵極接觸，溝槽29內的多晶硅一般延伸到MOSFET單元31外的終止區，在終止區在多晶硅上設置金屬柵極接觸。由于多晶硅柵極區通過溝槽彼此互連，因此該布置為器件的所有柵極區設置單個柵極接觸。由于該設計，盡管芯片包含單個晶體管單元31的矩陣，但是這些單元31相當于單個大的晶體管。
已經發現，隨著p-體區上的薄層電阻增加，穿過p-體區的電壓降也增加，使寄生NPN-型晶體管更易于被偶然地導通。例如，在雪崩擊穿過程中，寄生晶體管可能被偶然地激活，這可能嚴重地降低器件的整體性能，以及甚至可能引起器件永久性損壞。
圖1中說明了可以減小溝槽MOSFET器件中的體區阻抗(由此減小穿過體區的電壓降)的一種方法。在單元區31內，體區27的p+部分向上延伸到外延層的頂面且在單元區31的頂面的水平截面中形成露出的圖形33。該p+中心部分具有比鄰近溝道的p-體區27部分更高的p-摻雜劑濃度。這降低了p-體區27的寄生電阻，提高晶體管單元的魯棒性(robustness)。實現這些是因為穿過器件的體區27的電壓降被減小，所以同樣減小寄生電阻，以及由此減小偶然導通寄生NPN-型晶體管的可能性。
(在圖1所示的具體設計圖1還應當注意，p體區27的p+中心部在外延層的表面下延伸至深度dmax，該深度dmax大于晶體管單元的溝槽深度dtr，以致往往遠離溝槽表面和在半導體材料的主體中發生擊穿電壓。)
在美國專利6,031,265中描述了可以減少溝槽MOSFET器件中的體區的阻抗的類似方法。圖2來自該專利且圖示了部分溝槽MOSFET，其中N+襯底105支撐N外延層110。該器件的每個晶體管單元包括溝槽柵極125、N+源區140以及P-體區130。一般也提供絕緣層145。每個晶體管單元還包括在P-體區中形成的深P+區138。深P+區138具有比周圍的p-體區更高的P-摻雜劑濃度，降低了P-體區130的寄生電阻并提高晶體管單元的魯棒性。在體區130中還設置了淺P+區139，以減小金屬接觸170處的接觸電阻。
發明內容
但是，p-體區的上部中的p+區(例如，上述圖1中露出的p+圖形33和圖2中的區域139)與用于與源極接觸(參見，例如，圖2中的金屬源極接觸170)的n+源極區(例如，圖1中的區域31和圖2中的區域140)競爭接觸面積。接觸面積的這種缺乏進一步加重管芯尺寸縮小或單元密度增加的后果。
而且，在形成體區的上p+部分的工序過程中，通常發生p-型種類擴散到n-型源區中，減小n-型源區內的n-摻雜劑濃度。減小的n-摻雜劑濃度使之難以與其后淀積的金屬接觸實現有效的歐姆接觸。結果，接觸電阻增加。
這兩種效應(即，減小接觸面積和增加接觸電阻)的結合增加器件的總的漏-源電阻Rds。
本發明解決現有技術中的這些及其他問題。根據本發明的一個實施例，提供一種溝槽MOSFET晶體管器件，該器件包括(a)第一導電類型的硅襯底；(b)襯底上的第一導電類型的硅外延層，該外延層具有比襯底更低的多數載流子濃度；(c)從外延層的上表面延伸到外延層中的溝槽；(d)內襯至少部分溝槽的絕緣層；(e)在溝槽內鄰近絕緣層的導電區；(f)在外延層的上部內設置且鄰近溝槽的第二導電類型的體區；(g)在體區的上部內設置且鄰近溝槽的第一導電類型的源區；(h)在體區的上部內且鄰近源區的第二導電類型的上部區域，上部區域具有比體區更高的多數載流子濃度；以及(i)在外延層上表面上布置的源極接觸區，其中源極接觸區包括電接觸源區的摻雜多晶硅接觸區以及電接觸源區和上部區域的鄰近金屬接觸區。
金屬接觸區優選包括鋁。摻雜的多晶硅接觸區優選是N-型多晶硅區，更優選N-型多晶硅區具有5×1019至1×1020cm-3的摻雜濃度范圍。摻雜多晶硅接觸區也優選截面基本上是三角形。
溝槽MOSFET晶體管器件優選還包括在導電區上布置且在外延層上表面上延伸的絕緣區(例如，硼磷硅玻璃區)。在此情況下，摻雜多晶硅接觸區優選橫向鄰近絕緣區，優選具有鄰近絕緣區的最大厚度，以及優選具有遠離絕緣區傾斜的上表面。
在某些實施例中，溝槽MOSFET晶體管器件還包括第二導電類型的附加區，該區具有比體區更高的多數載流子濃度并直接在上部區域的下面。
在各個實施例中(a)溝槽MOSFET晶體管器件優選包括多個晶體管單元，例如正方形幾何形狀或六角形幾何形狀，(b)絕緣層優選是氧化硅層，(c)導電區優選包括摻雜的多晶硅，和/或(d)第一導電類型優選是N-型導電以及第二導電類型優選是P-型導電(更優選，襯底是N+襯底，外延層是N外延層，體區是P區，源區是N+區以及上部區域是P+區)。
根據本發明的另一個實施例，提供一種溝槽MOSFET晶體管器件，該器件包括(a)N-型硅襯底；(b)襯底上的N-型硅外延層，其中外延層具有比襯底更低的多數載流子濃度；(c)從外延層的上表面延伸到外延層中的溝槽；(d)內襯至少部分溝槽的氧化硅絕緣層；(f)在鄰近絕緣層的溝槽內的摻雜多晶硅導電區；(g)在外延層的上部內設置且鄰近溝槽的P-型體區；(h)在體區的上部內設置且鄰近溝槽的N-型源區；(i)在體區的上部內且鄰近源區的P-型上部區域，上部區域具有比體區更高的多數載流子濃度；(j)在導電區上布置的硼磷硅玻璃絕緣區，該絕緣區在外延層上表面上延伸；以及(k)在外延層上表面上布置且橫向鄰近絕緣區的源極接觸區，其中源極接觸區包括電接觸源區、具有N型摻雜的摻雜多晶硅接觸區，以及電接觸源區和上部區域的鄰近金屬接觸區。
根據本發明的另一實施例，提供一種形成溝槽MOSFET晶體管的方法。該方法包括(a)提供第一導電類型的硅襯底；(b)在襯底上淀積第一導電類型的硅外延層，與襯底相比該外延層具有更低的多數載流子濃度；(c)刻蝕從外延層的上表面延伸到外延層中的溝槽；(d)形成內襯至少部分溝槽的絕緣層；(e)在溝槽內且鄰近絕緣層形成導電區；(f)在外延層的上部內且鄰近溝槽形成第二導電類型的體區；(g)在體區的上部內且鄰近溝槽形成第一導電類型的源區；(h)在體區的上部內且鄰近源區形成第二導電類型的上部區域，上部區域具有比體區更高的多數載流子濃度；以及(i)在外延層上表面形成源極接觸區，其中源極接觸區包括電接觸源區的摻雜多晶硅接觸區以及電接觸源區和上部區域的相鄰金屬接觸區。
優選，該方法還包括形成布置在導電區上且在外延層上表面上延伸的絕緣區(例如，硼磷硅玻璃區)。在此情況下，優選通過以下工序形成源極接觸，該工序包括(a)在絕緣區和外延層上表面上設置摻雜的多晶硅層；(b)刻蝕摻雜的多晶硅層(例如，通過反應離子刻蝕)，直到部分外延層上表面被露出，以及鄰近絕緣區留下部分摻雜的多晶硅，以及(c)在絕緣區、外延層上表面、鄰近絕緣區的摻雜多晶硅的剩余部分上淀積金屬層。
本發明的一個優點是提供一種溝槽MOSFET器件，其中減小了器件的接觸電阻。
本發明的另一個優點是提供一種溝槽MOSFET器件，其中增加了器件的有效源極接觸面積。
本發明的另一個優點是提供一種具有提高的漏源電阻的溝槽MOSFET器件。
所屬領域的普通技術人員在閱讀下面的詳細描述和權利要求書后，將立即明白本發明的這些及其他實施方案和優點。
圖1是現有技術中的溝槽MOSFET器件的示意性部分剖面圖。
圖2是現有技術中的溝槽MOSFET器件的示意性部分剖面圖。
圖3A是根據本發明的實施例的溝槽MOSFET器件的示意性部分剖面圖。
圖3B是根據本發明的另一個實施例的溝槽MOSFET器件的示意性部分剖面圖。
圖4A至4D圖示了根據本發明的實施例制造圖3A的溝槽MOSFET器件的方法的示意性部分剖面圖。
圖5A和5B是示意性部分剖面圖，圖示了根據本發明的實施例用于改變溝槽MOSFET器件內的摻雜多晶硅接觸部分的寬度的方法。
具體實施例方式
現在參考附圖更完全地描述本發明，附圖中示出了本發明的優選實施例。但是，本發明可以以多種不同的方式體現，不應該認為局限于在此闡述的實施例。
圖3A圖示了根據本發明的實施例的溝槽MOSFET。在所示的溝槽MOSFET中，外延層201設置在N+襯底200上。
在該具體實例中，N+襯底200是硅襯底，例如具有10至25密耳的厚度范圍和例如1×1019至1×1020cm-3的凈摻雜濃度范圍。
在外延層201的下部發現N區202，在該實例中是硅層。在該實例中，N區202具有例如2至8微米的厚度范圍和例如1×1015至5×1016cm-3的凈摻雜濃度范圍。
在外延層201的中部發現P體區204b。在所示的實例中，這些P-體區204b從外延層的上表面延伸到例如1至2微米的深度，以及具有例如1×1015至5×1016cm-3的凈摻雜濃度范圍。
在外延層201的上部發現淺P+區204s。在所示的實例中，這些淺P+區204s距外延層的上表面的深度范圍例如從0.2至0.4微米，以及具有例如1×1015至1×1017cm-3的凈摻雜濃度范圍。在淺P+區204s下面也設置深P+區204d。在所示的實例中，這些深P+區204d從外延層201的上表面延伸例如0.4至1微米的深度，以及具有例如1×1014至1×1016cm-3的凈摻雜濃度范圍。雖然不希望被理論約束，但是與美國專利6,031,265中的先前論述一樣，人們認為深P+區204d減小了單元的寄生電阻。淺P+區204s進一步減小金屬接觸部分218的接觸電阻。
在外延層201內形成的溝槽內襯有絕緣體210，絕緣體一般是氧化物絕緣體如氧化硅，并填充有導體211，一般填充摻雜的多晶硅，提供器件的柵電極功能。溝槽從外延層201的上表面延伸至例如1.5至3微米的深度，寬度是例如0.4至0.8微米。氧化硅(一般是二氧化硅)用作絕緣體210，它可以為例如500至700埃的厚度。多晶硅用作導體211，它可以具有例如1至15Ω/sq的電阻率。溝槽之間的區域基于它們的形狀常常稱為“臺面”或“溝槽臺面”。這些區域有例如1至5微米的寬度范圍。
圖3A的溝槽MOSFET器件也包含N+源區212，N+源區212從外延層201表面延伸例如0.3至0.5微米的深度，以及具有例如1×1019至1×1020cm-3的凈摻雜濃度范圍。
圖3A的器件中的源極接觸包含金屬接觸部分218和摻雜的多晶硅接觸部分215。絕緣區如BPSG(硼磷硅玻璃)區216，防止與柵電極有關的摻雜的多晶硅區211通過源極接觸短路到N+源區212。
源極接觸的金屬接觸部分218與源區212和淺P+區204s電接觸。鋁和銅是金屬接觸部分218的優選材料。
源極接觸的摻雜多晶硅接觸部分215與源區212電接觸。N-型摻雜劑，如砷，是優選的。摻雜多晶硅接觸部分215優選1至10Ω/sq的摻雜濃度范圍。
雖然摻雜的多晶硅具有比金屬更高的體電阻率，但是相對于不存在多晶硅接觸部分215的情況，與圖3A的柵極接觸有關的總體阻抗仍然減小。不希望被工作理論約束，這些被認為是下列理由(以下2個自然段)的情況由于多晶硅接觸部分215和源區212由相同的材料(即，硅)形成，這些區之間的接觸電阻非常低，比與金屬-硅界面有關的接觸電阻低得多。以下是特別正確的，由于處理過程中的擴散，在金屬-硅界面的源區212的摻雜濃度低(例如，小于4×1019cm-3)是圖3A所示的那種設計通常遇到的情況。這種低摻雜濃度阻止在金屬和硅之間形成有效的歐姆接觸。但是，通過提供相對高度地摻雜的多晶硅接觸部分215，在金屬接觸部分218和多晶硅接觸部分215之間實現有效的歐姆接觸。同時，在多晶硅接觸部分215和源極212之間存在有效的接觸僅用于上述提及的理由。
圖3A的接觸設計也是有利的，因為增加了金屬和硅之間的界面面積，由此減小了接觸電阻。例如，參考圖3A，由標記217b和217c表示金屬和硅(多晶硅或單晶硅)形成的界面。在沒有多晶硅的接觸部分215的情況下，由標記217a和217c表示金屬和硅將形成的界面。界面217b大于界面217a。(通過實現多晶硅接觸部分215在截面基本上是三角形可以理解這一點。因此，界面217a可以被認為是直角三角形的一條直角邊(leg)，界面217b可以被認為是相同的直角三角形的斜邊。但是，由于界面217b是彎曲，效果甚至更顯著。)結果，在不存在多晶硅接觸部分215的部分將觀察到金屬和硅之間的界面面積增加。
為了完成器件，分開的金屬柵接觸(未示出)一般連接到位于溝槽MOSFET單元的區域外面的多晶硅211的柵極延伸(runner)部分。一般也鄰近N+襯底200設置金屬漏接觸(未示出)。
圖3B中說明了本發明的另一個實施例。圖3B基本與圖3A相同，除了沒有深P+區204d之外。
現在根據本發明的實施例，描述用于制造如圖3A示出的溝槽MOSFET的方法。現在轉向圖4A，在N+摻雜的襯底200上生長外延層201(N摻雜)。N+摻雜襯底200例如可以是10至25密耳的厚度，以及具有1×1019至1×1020cm-3的凈N-型摻雜濃度。外延層201可以具有例如1×1015至5×1016cm-3的凈N-型摻雜濃度。
然后通過注入和擴散在外延層201中形成P體區204b。例如，可以在20至50keV下用5×1013至1×1014劑量的硼注入外延層201，接著在1100至1200℃擴散30至120分鐘。這產生P體區204b，P體區204b從外延層201的上表面延伸例如1至2微米的深度，以及具有1×1015至5×1016cm-3的凈p-型摻雜濃度。在該步驟之后，部分外延層201剩下例如2至8微米厚度的n-型(即，N區202)。N區202通常保持用于外延層201的n-型摻雜濃度。然后形成構圖的溝槽掩模層203。圖4A中示出了所得的結構。
然后通過構圖的溝槽掩模203中的孔刻蝕溝槽，例如通過各向異性干刻蝕步驟。在該實例中的溝槽深度約為1.5至3微米。由于該溝槽-形成步驟，產生不連續的P體區204b。作為公知技術，一般在溝槽內生長犧牲氧化層且被除去。然后在溝槽底部上生長氧化層210，例如通過900至1100℃時30至60分鐘的濕或干氧化，氧化層210優選是500至700埃的厚度。這些氧化層210的部分最終形成用于完成的器件的柵氧化區。
然后用多晶硅層覆蓋結構的表面并填充溝槽，優選使用CVD。多晶硅一般摻雜N-型，以減小它的電阻率。例如可以在用氯化磷的CVD過程中或通過注入砷或磷進行N-型摻雜。然后例如通過反應離子刻蝕法刻蝕多晶硅層。由于考慮刻蝕均勻性，溝槽部分內的多晶硅層通常被略微過刻蝕，這樣形成的多晶硅柵極區211一般具有在外延層204b的相鄰表面下0.1至0.2微米的頂面。圖4B中示出了所得的結構。
在該結構上設置構圖的源區掩模205。然后通過源區掩模中的孔注入N-摻雜劑，如砷或磷，在外延層的上部中形成N+源區212。優選通過注入氧化物進行注入，以避免在源區的形成過程中注入-溝道效應、注入損壞、以及重金屬污染。可以在例如100至130keV時用5×1015至8×1015劑量的磷注入結構。圖4C中示出了所得的結構，虛線表示注入區。
然后剝離源區掩模。然后例如通過PECVD在整個結構上淀積絕緣層，優選BPSG(硼磷硅玻璃)層。然后BPSG經歷回流步驟，例如在900至1000℃時20至60分鐘。該回流步驟也擴散先前注入的n-型摻雜劑，產生N+源區212，N+源區212從外延層表面延伸0.3至0.5微米的深度，以及具有例如1×1019至1×1020cm-3的凈摻雜濃度范圍。
在設置構圖的掩模層(未示出)之后，然后一般通過反應離子刻蝕法刻蝕該結構，除去未被掩模層保護的BPSG和氧化物部分。該步驟形成獨特(distinct)的BPSG區216和獨特的氧化物區210。
然后剝離抗蝕劑層，在該結構上設置摻雜多晶硅層，優選使用CVD。如上所述，多晶硅一般摻雜N-型，以減小它的電阻率。優選電阻率范圍從1至15Ω/sq。然后例如通過反應離子刻蝕法空白(blank)刻蝕(即，沒有掩模地刻蝕)多晶硅層。進行刻蝕直到外延層的部分上表面被露出，鄰近BPSG區的側壁的留下獨特的多晶硅區215。
然后在低能量注入步驟和高能量注入步驟中通過多晶硅區215之間發現的孔注入硼。例如，該結構可以經歷在100至200keV時用2×1013至2×1014劑量的硼的高能量注入，接著在20至50keV時用5×1014至1×1015劑量的硼的低能量注入。另外，低能量注入可以在高能量注入之前。
然后該結構經歷快速熱退火(RTA)步驟，例如900至1100℃時1至2分鐘。該步驟擴散高和低能量注入的硼到它們的最終分布，分別形成深P+區204d和淺P+區204s。如上所述，深P+區204d一般從外延層的上表面延伸例如0.4至1微米的深度，以及具有例如1×1014至1×1016cm-3的凈摻雜濃度范圍。同時，淺P+區204s一般從外延層的上表面延伸例如0.2至0.4微米的深度，以及具有例如1×1015至1×1017cm-3的凈摻雜濃度范圍。圖4D中示出了所得的結構。
如通過比較圖5A與5B所見，通過增加BPSG區216的高度可以增加多晶硅區215的寬度。該技術是有效的，因為多晶硅區215的形狀比較相似(從幾何學觀點)，盡管BPSG區216的高度可能不同。BPSG區216一般是0.3至0.6微米的高度，多晶硅區215一般是0.1至0.3微米的寬度。
此時，一般地淀積金屬接觸層，產生圖3A所示的結構。如圖所示，金屬接觸層提供金屬接觸部分218。一般也提供柵極和漏極接觸(未示出)。
盡管在此具體地圖示和描述了各種實施例，應當理解在不脫離本發明的精神和想要的范圍的條件下對本發明的改進和改變都被上述教導所覆蓋，且落在所附權利要求的范圍內。作為一個具體例子，本發明的方法可以用來形成各個半導體區的導電性與在此描述相反的結構。
權利要求
1.一種溝槽MOSFET晶體管器件，包括第一導電類型的硅襯底；在所述襯底上的所述第一導電類型的硅外延層，所述外延層具有比所述襯底更低的多數載流子濃度；從所述外延層的上表面延伸到所述外延層中的溝槽；內襯至少部分所述溝槽的絕緣層；鄰近所述絕緣層的所述溝槽內的導電區；在所述外延層的上部內設置且鄰近溝槽的第二導電類型的體區；在所述體區的上部內設置且鄰近所述溝槽的所述第一導電類型的源區；在所述體區的上部內且鄰近所述源區的第二導電類型的上部區域，所述上部區域具有比所述體區更高的多數載流子濃度；和在所述外延層上表面上布置的源極接觸區，所述源極接觸區包括(a)與所述源區電接觸的摻雜多晶硅接觸區以及(b)鄰近所述摻雜的多晶硅接觸區且與所述源區和所述上部區域電接觸的金屬接觸區。
2.如權利要求1所述的溝槽MOSFET晶體管器件，其中，所述金屬接觸區包括鋁。
3.如權利要求1所述的溝槽MOSFET晶體管器件，其中，所述摻雜多晶硅接觸區是N-型多晶硅區。
4.如權利要求3所述的溝槽MOSFET晶體管器件，其中，所述摻雜多晶硅接觸區具有5×1019至1×1020cm-3的摻雜濃度范圍。
5.如權利要求1所述的溝槽MOSFET晶體管器件，其中，所述摻雜多晶硅接觸區的截面基本上是三角形。
6.如權利要求1所述的溝槽MOSFET晶體管器件，還包括布置在所述導電區上的絕緣區，所述絕緣區在所述外延層上表面上延伸。
7.如權利要求6所述的溝槽MOSFET晶體管器件，其中，所述絕緣區是硼磷硅玻璃區。
8.如權利要求6所述的溝槽MOSFET晶體管器件，其中，所述摻雜多晶硅接觸區橫向鄰近所述絕緣區。
9.如權利要求8所述的溝槽MOSFET晶體管器件，其中，所述摻雜多晶硅接觸區的厚度是接近所述絕緣區的最大的，所述摻雜多晶硅接觸區的上表面遠離所述絕緣區傾斜。
10.如權利要求1所述的溝槽MOSFET晶體管器件，還包括直接在所述上部區域下面的第二導電類型的附加區，所述附加區具有比所述體區更高的多數載流子濃度。
11.如權利要求1所述的溝槽MOSFET晶體管器件，其中，所述器件包括多個正方形幾何形狀或六角形幾何形狀的晶體管單元。
12.如權利要求1所述的溝槽MOSFET晶體管器件，其中，所述絕緣層是氧化硅層。
13.如權利要求1所述的溝槽MOSFET晶體管器件，其中，所述導電區包括摻雜的多晶硅。
14.如權利要求1所述的溝槽MOSFET晶體管器件，其中，所述第一導電類型是N-型導電，所述第二導電類型P-型導電性。
15.如權利要求1所述的溝槽MOSFET晶體管器件，其中，所述襯底是N+襯底，所述外延層是N外延層，所述體區是P區，所述源區是N+區，所述上部區域是P+區。
16.一種溝槽MOSFET晶體管器件，包括N-型硅襯底；所述襯底上的N-型硅外延層，所述外延層具有比所述襯底更低的多數載流子濃度；從所述外延層的上表面延伸到所述外延層中的溝槽；內襯至少部分所述溝槽的氧化硅絕緣層；在鄰近所述絕緣層的所述溝槽內的摻雜多晶硅導電區；在所述外延層的上部內設置且鄰近所述溝槽的P-型體區；在所述體區的上部內設置且鄰近所述溝槽的N-型源區；在所述體區的上部內且鄰近所述源區的P-型上部區域，所述上部區域具有比所述體區更高的多數載流子濃度；在所述導電區上布置的硼磷硅玻璃絕緣區，所述絕緣區在所述外延層上表面上延伸；和在所述外延層上表面上布置且橫向鄰近所述絕緣區的源極接觸區，所述源極接觸區包括(a)具有N-型摻雜的摻雜多晶硅接觸區以及(b)鄰近所述摻雜的多晶硅接觸區且與所述源區和所述上部區域電接觸的金屬接觸區。
17.一種形成溝槽MOSFET晶體管器件的方法，包括提供第一導電類型的硅襯底；在所述襯底上淀積所述第一導電類型的硅外延層，所述外延層具有比所述襯底更低的多數載流子濃度；刻蝕從所述外延層的上表面延伸到所述外延層中的溝槽；形成內襯至少部分所述溝槽的絕緣層；在所述溝槽內且鄰近所述絕緣層形成導電區；在所述外延層的上部內且鄰近所述溝槽形成第二導電類型的體區；在所述體區的上部內且鄰近所述溝槽形成所述第一導電類型的源區；在所述體區的上部內且鄰近所述源區形成第二導電類型的上部區域，所述上部區域具有比所述體區更高的多數載流子濃度；和在所述外延層上表面上形成源極接觸區，其中所述源極接觸區包括(a)與所述源區電接觸的摻雜多晶硅接觸區以及(b)鄰近所述摻雜的多晶硅接觸區且與所述源區和所述上部區域電接觸的金屬接觸區。
18.如權利要求17所述的方法，還包括在所述導電區上形成絕緣區，所述絕緣區在所述外延層上表面上延伸。
19.如權利要求18所述的方法，其中，所述絕緣區是硼磷硅玻璃區。
20.如權利要求18所述的方法，其中，通過一種工序形成所述源極接觸區，該工序包括(a)在所述絕緣區和所述外延層上表面上提供摻雜的多晶硅層；(b)刻蝕所述摻雜多晶硅層，直到部分所述外延層上表面被露出以及鄰近所述絕緣區留下部分摻雜的多晶硅；以及(c)在所述絕緣區、所述外延層上表面、鄰近所述絕緣區的所述摻雜多晶硅的所述剩余部分上淀積金屬層。
21.如權利要求20所述的方法，其中，通過反應離子刻蝕法刻蝕所述摻雜的多晶硅層。
全文摘要
一種溝槽MOSFET晶體管器件及其制造方法。該器件包括(a)第一導電類型的硅襯底；(b)在襯底上的第一導電類型的硅外延層，外延層具有比襯底更低的多數載流子濃度；(c)從外延層的上表面延伸到外延層中的溝槽；(d)內襯至少部分溝槽的絕緣層；(e)在鄰近絕緣層的溝槽內的導電區；(f)在外延層的上部內設置且鄰近溝槽的第二導電類型的體區；(g)在體區的上部內設置且鄰近溝槽的第一導電類型的源區；(h)在體區上部內且鄰近源區的第二導電類型的上部區域，上部區域具有比體區更高的多數載流子濃度；以及(i)布置在外延層上表面的源極接觸區，其中源極接觸區包括電接觸源區的摻雜多晶硅接觸區，以及電接觸源區和上部區域的鄰近金屬接觸區。
文檔編號H01L29/10GK1589499SQ02823048
公開日2005年3月2日 申請日期2002年11月20日 優先權日2001年11月20日
發明者石甫淵, 蘇根政, 約翰·E·阿馬托, 崔炎曼 申請人:通用半導體公司