具有表面擊穿保護的低壓穿通雙向瞬態電壓抑制器件及其制造方法

專利名稱：具有表面擊穿保護的低壓穿通雙向瞬態電壓抑制器件及其制造方法
技術領域：
本發明涉及半導體器件。更具體地，本發明涉及具有防止表面擊穿的有效保護的低壓穿通雙向瞬態電壓抑制器件。
背景技術：
設計工作在低電源電壓的電子電路在電子工業中很常見。朝減小電路工作電壓發展的趨勢要求電路能承受的最大電壓相應減小同時不會帶來損傷。這樣的損傷由靜電放電引起的過壓狀態、感性耦合的尖峰或其它瞬變狀態產生。因此，目前需要具有例如電壓3-6伏范圍內的低擊穿電壓的瞬態電壓抑制器件。
一種用于過壓保護的常規器件為反向偏置的p+n+齊納二極管。這些器件在較高的電壓下工作良好，但在低擊穿電壓下就會遇到麻煩，具體地為高漏電流和高電容。例如，隨著擊穿電壓從12伏減小到6.8伏，這些器件的漏電流從約1μA顯著增加到約1mA。
針對這些問題，現已開發了低電壓穿通瞬態電壓抑制器。具體地，從屬于Semtech Corporation的U.S.專利No.5,880,511中可以看出，其全部公開內容在這里作為參考引入，介紹了包括n+p-p+n+穿通二極管的瞬態電壓抑制器件。這種器件具有低擊穿電壓，同時具有的漏電流和電容特性優越于某些現有技術的瞬態電壓抑制器的特性。相反，例如，齊納二極管基于雪崩擊穿(即，通過碰撞電離導致載流子倍增引起的擊穿)提供過壓保護，這種器件提供的過壓保護是穿通的結果。(參考一個晶體管可以容易地圖示穿通。對于一個晶體管，當耗盡區和晶體管的基底一樣寬時發生穿通。通常，在低于集電極結的雪崩擊穿電壓的電壓下晶體管的集電極結的耗盡區達到基極層另一側上的發射極結的雙極晶體管中發生穿通。U.S.專利No.5,880,511的n+p-p+n+器件也聲稱優越于其它的瞬態電壓抑制器件，特別是據說高電流下夾斷特性差的n+pn+均勻(uniform)基極穿通器件。不幸的是，如U.S.專利No.5,880,511中介紹的這些n+p-p+n+器件具有不對稱的電流-電壓特性。由此，為了制成雙向瞬態電壓抑制器，Semtech提出了一種電路，其中兩個瞬態電壓抑制器反向平行。顯然，這種布局由于需要不只一個器件以獲得預定的功能增加了費用。

發明內容
根據本發明的一個實施例，提供一種雙向瞬態電壓抑制器件。該器件包括(a)p型導電性的下半導體層；(b)p型導電性的上半導體層；(c)n型導電性的中間半導體層，與上和下層鄰接并設置在兩者之間由此形成上和下p-n結；(d)臺面溝槽，延伸穿過上層、穿過中間層并穿過下層的至少一部分，由此臺面溝槽定義了器件的有源區；以及(e)氧化層，至少覆蓋對應于上和下結的臺面溝槽的那部分側壁，由此在側壁處上和下結之間的距離增加。中間層的凈摻雜濃度在上和下p-n結之間的距離上的積分使得發生擊穿時發生的是穿通擊穿而不是雪崩擊穿。例如，積分優選從2×1012到1×1013cm-2的范圍。
優選，該器件的上和下層具有比中間層高的最高凈摻雜濃度。更優選，中間層具有的凈摻雜濃度在結之間的中間點處最高，在所述中間層、所述下層、所述上層，沿垂直于所述下、中和上層的摻雜輪廓使得所述中間層的中心平面一側上的摻雜輪廓與所述中心平面的另一側上的摻雜輪廓對稱。
雙向瞬態電壓抑制器件優選包括p++半導體襯底、與p++襯底鄰接的第一p+外延層、與第一p+外延層鄰接的n外延層以及與n外延層鄰接的第二p+外延層。此外，下和上p+外延層的每一個的最高凈摻雜濃度優選為n外延層的最高凈摻雜濃度的5到20倍。
器件優選為硅器件，優選通過硼摻雜劑提供p型導電性，優選通過磷摻雜劑提供n型導電性。氧化層優選為熱生長的氧化層，更優選在濕條件下熱生長。
根據本發明的另一實施例，提供一種雙向瞬態電壓抑制器件的形成方法。方法包括(a)提供p型半導體襯底；(b)在襯底上外延地淀積p型導電性的下半導體層；(c)在下層上外延地淀積n型導電性的中間半導體層，由此下層和中間層形成下p-n結；(d)在中間層上外延地淀積p型導電性的上半導體層，由此中間層和上層形成上p-n結；(e)加熱襯底、下外延層、中間外延層以及上外延層；(f)蝕刻出臺面溝槽延伸穿過上層、穿過中間層并穿過至少部分下層，由此臺面溝槽定義出器件的有源區；以及(g)在至少對應于上和下結的臺面溝槽的那部分側壁熱生長氧化層，增加了側壁處上和下結之間的距離。進行以上步驟以使中間層的凈摻雜濃度在上和下p-n結之間的距離上的積分使得發生擊穿時發生的是穿通擊穿而不是雪崩擊穿。
半導體優選為硅襯底，優選通過硼摻雜劑提供p型導電性，優選通過磷摻雜劑提供n型導電性。形成氧化層的步驟優選為濕熱生長步驟。在一些例子中，形成氧化層之后，對器件進行補償擴散步驟。
本發明的一個優點為提供一種具有低漏電流的低壓穿通雙向瞬態電壓抑制器。
本發明的另一個優點為提供一種低壓穿通雙向瞬態電壓抑制器，與具有相同擊穿電壓的齊納瞬態電壓抑制器件相比具有較低的電容。
本發明的另一個優點為提供一種具有對稱電流-電壓特性的低壓穿通雙向瞬態電壓抑制器。這與例如U.S.專利No.5,880,511中介紹的n+p-p+n+器件相反。
本發明的另一個優點為提供一種在高電流下具有可接受的夾斷特性的低壓穿通雙向瞬態電壓抑制器。更具體地，如上所述，U.S.專利No.5,880,511聲稱n+pn+均勻基極穿通器件在高電流下夾斷特性差。具有均勻載流子的基極的確存在處于低于大多數其它結構的溫度下變成本征的危險。例如在與結毗連的區域在幾毫秒內升高幾百℃的功率劇變期間，高溫保護很重要。具有重摻雜部分和低摻雜部分的基極工作高于具有中等摻雜濃度的均勻摻雜的基極，是由于在較高溫度下重摻雜部分將變得本征。一種措施是將重摻雜部分設置在基極的一側，如U.S.專利No.5,880,511中提出的。然而，本發明的器件采取了另一措施，將重摻雜部分設置在基極中心。以此方式，本發明的器件不會影響電流-電壓對稱性，同時能夠提供具有的最高摻雜濃度高于均勻基極器件中最高摻雜濃度(因此本征溫度也更高)的基極。
雖然在本發明的優選實施例中用單外延層可以獲得具有這些特性的基極，但是也可以有其它選擇。例如，可以預料含有三個外延子層的基極，每一個含有均勻的濃度。例如這種器件的中心基極子層可以占據近似10％的總的基極寬度，并且為外部基極子層濃度的十倍，能夠等分其余的基極寬度。
本發明的另一優點為提供了低壓雙向瞬態電壓抑制器，防止表面擊穿。在本發明的穿通器件中，這意味著確保了耗盡層在本體內達到相對結之前在表面處沒有達到相對結。
從下面的公開和權利要求書中，本發明的這些和其它實施例和優點對于本領域中技術人員來說變得更顯而易見。


圖1為根據本發明的一個實施例低壓雙向瞬態電壓抑制器件的三層外延結構的剖面圖(沒有按比例)。
圖2為根據形成臺面結構之后的圖1的三層外延結構的剖面圖(沒有按比例)。
圖3為生長外延層之后根據本發明的結構厚度與受主(硼)濃度(用菱形表示)和凈施主濃度(用方塊表示)的函數關系曲線圖。
圖4為圖3一部分的展開圖(水平比例放大10倍)。在圖4中，受主(硼)濃度用菱形表示，施主(磷)濃度由方塊表示，凈施主(施主-受主)用三角形表示。
圖5示出了擴散一定量的硼和磷原子之后圖4器件的厚度與受主(硼)濃度(用菱形表示)、施主(磷)濃度(由方塊表示)以及凈施主濃度(用三角形表示)的函數關系曲線圖。
圖6類似于圖2為根據本發明的一個實施例三層外延結構的剖面圖(沒有按比例)，但提供了氧化硅側壁。
圖7為圖6的區域A的展開圖(沒有按比例)，示出了相互背離的結曲線。
圖8A-8C為根據本發明的一個實施例制造具有氧化硅側壁的三層外延器件的制造工藝的剖面圖(沒有按比例)。
圖9A和9B本發明的雙向瞬態電壓抑制器件(曲線b)和可商用的雙向瞬態電壓抑制器件(曲線a)的雙向擊穿特性的電流-電壓描繪圖。在圖9A中，電流刻度為2mA/格。在圖9B中，垂直(電流)刻度擴大到200μA/格。
具體實施例方式
本領域中的技術人員將能實現下面僅為圖示而不是限定的說明。對于技術人員來說本發明的其它實施例將容易理解。
參考圖1，用剖面圖示意性地示出了根據本發明的p++p+np+三層外延穿通雙向瞬態電壓抑制器10。本發明的器件形成在p++半導體襯底12上。在該p++襯底上，優選在一個連續的工序中外延地生長三個區。第一外延p+區14初始形成在p++區12的上表面上。外延n區16然后形成在p+區14的上表面上，第二外延p+區18形成在n區16的上表面上。p++歐姆接觸(未示出)通常提供在p+區18的上表面上。這種器件含有兩個結(1)形成在外延生長的p+區14和外延生長的n區16的界面處的結，以及(2)形成在外延生長的n區16和外延生長的p+區18的界面處的結。
如圖2所示，圖1的雙向瞬態電壓抑制器10通常提供有用于終止結的臺面結構。
圖1和2所示那樣的結構由于幾個原因很有利。首先，由于外延層可以在一個連續的工藝中由相同的原材料生長而成，與如果第一p+層由形式上具有相同電阻率p+襯底代替的情況相比，n層兩側上的p+電阻率可以更高的精度匹配。由此，對于三層外延設計，兩個結都可以建立更加對稱的擊穿電壓。如下面將介紹的，對于這種器件實驗結果證明擊穿電壓很對稱，在1.0mA處正向和反向擊穿電壓之間測量到小于2％的差異。相反，應該注意U.S.專利No.5,880,511的n+p-p+n+器件的p-n結不具有基極和周圍區域的這種對稱，由此器件具有不對稱的擊穿電壓。
結合本發明也可以預料n++n+pn+三層外延穿通雙向瞬態電壓抑制器。然而，由于下面的原因pnp型器件優越于npn型器件(1)在高于具有相同摻雜濃度的p基極觀察到的溫度下，n基極具有與溫度成函數關系的最大電阻率。由此，在采用n基極比采用p基極高的溫度下設置形成熱點。(2)pnp型器件的n基極外的p層可以摻雜得重于npn型器件的p基極外的n層，同時具有相同的分布電阻。(3)如下面更詳細討論的，具有生長的氧化物的表面鈍化僅適用于pnp型瞬態電壓抑制器件，而不適用于npn型器件。
再次參考圖2，與底部生長的p+區14相關的擊穿電壓通常大于(通常大于約2％)與上部生長的p+區18相關的擊穿電壓，主要是由于n區16生長期間發生從p+區14到n區16內的擴散。因此，如果需要，可以調節p+區18的摻雜級別以補償該效應。例如，該摻雜級別可以減小約2％以獲得與兩個p層相關的擊穿電壓之間相對良好的匹配。
一般來說，要獲得需要的結果，進一步處理期間每批的熱處理應保持固定。例如，在高溫下進一步的擴散導致n區16的寬度減小并且穿通擊穿降低。因此，對于可再現的大規模生產工藝，與標準二極管相關的擴散量相比，擴散量在較小的容差內保持不變。
如上所述，碰撞電離導致載流子倍增引起雪崩擊穿。另一方面，由本發明的器件的一個結的耗盡區達到相對的正向偏置結引起穿通。對于給定的擊穿電壓，通常與穿通相關的耗盡區比雪崩擊穿相關的耗盡區寬。在這種條件下，與雪崩擊穿相比，穿通期望具有較小的電容、較少的隧穿以及因此具有較小的漏電流。由此，對于本發明的目的，重要的是提供一種p-n結的理論雪崩擊穿電壓(此時，第二p區用n++區代替時的雪崩擊穿電壓)大于發生穿通時的電壓的器件。
6.8伏的雪崩擊穿電壓通常與約0.2微米厚度的耗盡層相關。此外，0.4微米厚度的耗盡層與約12伏的雪崩擊穿電壓相關，同樣與低漏電流相關。使用這種厚度作為標準，根據本發明的一個優選實施例，n外延區優選在厚度上約0.4微米或者大于約0.4微米。(如果這不可能，例如對于約2V的很低電壓，在這種條件下寬度應該盡可能地大。)該區域的電阻率優選約0.3到0.08ohm-cm。選擇條件以便雪崩擊穿電壓大于穿通擊穿電壓。因此，避免了雪崩擊穿。
由于對于較厚的層外延生長更容易再現，因此n外延層16優選生長到大于以上討論的厚度，更優選1-4微米，最優選約2微米。在后續處理期間擴散(開始于第二p+區18的外延生長之后繼續進行隨后的處理)將縮小外延層16的n區的厚度，并降低了p-n結兩側上的摻雜(例如，與下面討論的圖4和5相比)。如果需要，熱處理的最后階段之后可以測試晶片。如果擊穿電壓太高，那么晶片返回到高溫環境進行再次擴散。擴散之后n區寬度優選為0.2到1.5微米，更優選約0.4微米。在外延生長期間，n區通常摻雜到約2×1016到約2×1017atoms/cm3。通常，優選n區的凈摻雜濃度乘以它的厚度的積，更優選擴散后凈摻雜濃度與厚度的積分，在2×1012到約1×1013atoms/cm2的數量級。
要確保p型摻雜劑從p+區14，18擴散到n區16內，產生較窄的n區16，p+層摻雜到比n區16高的級別。對于具體的例子，應該注意硼(p型摻雜劑)和磷(n型摻雜劑)具有同等的擴散能力。因此，相對于磷較高的硼濃度將導致n區16變窄，反之亦然。由于處理期間摻雜級別變化，要確保n區16可再現地變窄，p+區14，18的摻雜級別優選比n區16的摻雜級別高約10倍。
另一方面，由于p+區14，18提供了分布電阻，將阻止局部化的電流濃度，防止或者至少延遲形成熱點，p+區14，18的電阻率不應該太低(并且因此摻雜濃度不應該太高)。由此優選選擇摻雜劑濃度以提供從約0.02到0.2ohm-cm范圍的p+區電阻率。通常，這對應于外延生長期間從2×1017到約2×1018atoms/cm3的摻雜級別。可以調節兩個p+區的厚度以提供需要的總電阻。通常的厚度為10到50微米。
圖3為根據外延生長之后本發明的較早測試對于三個外延層p++p+np+器件硼(受主)和磷(施主)濃度與厚度的函數關系的計算機模擬曲線。建立優選數量之前進行該較早測試，所以在該圖中n和p+層的濃度比目前優選結構的濃度低。盡管如此這些數量足以形成工作的器件。p++區在圖的右手側。p++區中的最大受主濃度為2×1019cm-3，p+區中的最大受主濃度為2×1016cm-3，n區中的最大施主濃度為2×1015cm-3。圖4表示在n區的附近圖3的曲線放大并示出了磷(施主)濃度、硼(受主)濃度以及凈施主(施主減受主)濃度。圖5示出了擴散后的相同區域。應該注意基區(即，具有凈施主濃度的區域)尺寸從約2微米減小到約1.6微米。此外，擴散之前與具有凈施主濃度的基區相鄰的區域顯示具有擴散之后的凈受主濃度，擴散之后的凈受主濃度大于擴散之前的凈施主濃度。
如果沒有采取保護步驟，在本體中穿通之前在臺面壕(moat)側壁中硅表面處會發生穿通(表面擊穿)。還沒有1微米寬的環的該“表面”具有的面積的數量級小于器件本體面積的數量級。表面穿通導致在表面區中大量散熱，導致由于形成熱點在低能量下器件毀壞。
整個公開內容在這里作為參考引入的U.S.專利No.4,980,315介紹了一種工藝，其中具有較高濃度的n層擴散到具有較低濃度的p晶片內。接下來，蝕刻晶片產生多個臺面半導體結構，每個具有與臺面結構的側壁交叉的p-n結。然而，氧化層生長在臺面的側壁上，氧化層鈍化了器件。氧化步驟使p-n結朝氧化層附近的p層彎曲。接著，p-n結擴散前緣更深入到p層內，趨于使p-n結反向朝氧化層附近的n層內彎曲。進行該擴散到補償由氧化步驟引起的彎曲的程度并基本上平坦了p-n結。該專利教導了進行多個連續的氧化/擴散步驟以進一步平坦與臺面側壁相鄰的結。由于p-n結基本上平坦并且表面附近的p和n濃度減小，所得的p-n結在氧化層的附近具有較大的雪崩擊穿電壓。
相反，通過臺面側壁附近p-n結彎曲可以防止在根據本發明的雙向瞬態電壓抑制器件中臺面側壁處的穿通。
具體地，氧化造成臺面槽的側壁(這里也稱做“臺面壕”)上的硅薄層轉變成氧化硅。同時，存在與氧化層相鄰的摻雜劑的重新分布。當為硼和磷時，硼重新分布由此在氧化物的附近濃度降低，而磷在該區域中的濃度增加。隨著P型摻雜劑(硼)的這種減少和n型摻雜劑(磷)中的這種增加，p-n結朝氧化層附近中的p層彎曲，并且在氧化物附近本發明該實施例中n區寬度增加，朝背離n區和朝向相鄰的p+區的結彎曲。
對于本領域中的技術人員來說顯然，對于npn型瞬態電壓抑制器件，氧化之后，結相向彎曲，實際上假設在低于本體中的電壓下氧化物下很窄的層中發生穿通擊穿。因此，這種情況下優選pnp型穿通瞬態電壓抑制器件。
現在參考圖6，示出的本發明的雙向瞬態電壓抑制器件具有p++半導體襯底12、p+區14、n區16以及p+區18。示出了臺面結構，它的側面被生長的氧化硅層19覆蓋。圖7為圖6中所示的區域“A”的放大圖。從該圖中可以看出，由于氧化物界面處的p型摻雜劑(硼)濃度減少并且n型摻雜劑(磷)濃度增加，達到了隨著氧化硅層19背離n區16彎曲的p-n結17a和17b。
考慮到本發明的雙向瞬態電壓抑制器件為pnp晶體管，可以看出氧化物界面處的基區(即，n區)變寬。如下面更詳細介紹的，對于本領域中的技術人員來說顯然，由于基區較寬，晶體管的該部分具有比本體區中更高的穿通電壓，防止了器件表面擊穿。在穿通擊穿電壓，電流開始流過擊穿區。由于在本體中發生擊穿，因此擊穿區構成了大百分比(通常大于98％)的結區。由于擊穿電流在較大的面積上流過，因此類似地熱量在較大的面積上擴散。
具體地，每個p-n結具有隨著反向偏置增加變寬的相關耗盡區。假設沒有發生雪崩擊穿，反向偏置下的耗盡區進一步延伸并更進一步延伸到n區內，直到達到n區另一側的p-n結。此時，電流路徑提供在第一和第二p+區之間，并發生穿通。在氧化硅界面附近，p-n結相互背向彎曲。由此，在本體中的耗盡區達到相對結時，氧化層界面附近的耗盡區仍然距離相對結(其從耗盡區彎曲)一段距離。以此方式，在本體中而不是表面處發生穿通。
就在氧化層下面的施主(磷)摻雜增加的一個結果是該區域處的電場斜率增加。這有優點也有缺陷。優點是該步驟將進一步使耗盡層變窄，有助于防止表面擊穿。缺點是較高的電場將導致雪崩擊穿。然而，在本發明的各器件中，如果穿通時的最大電場顯著低于雪崩擊穿時的最大電場，那么由摻雜劑重新分布引起的表面處最大電場少量增加通常不會產生問題。
但是有時可能需要使達到發生穿通的最大電場盡可能接近發生雪崩擊穿的最大電場，例如以便具有負的動態電阻的晶體管的Vceo減小了器件的正的動態電阻。由于這個和其它原因，結的彎曲銳度將使局部最大電場增加超出安全級別。然而此時，氧化之后可以增加補償擴散步驟以使結的彎曲在某種程度上變得平坦，例如在U.S.專利No.4,980,315中介紹的。在該補償擴散步驟期間，氧化層處增加了的施主(磷)濃度將分散。但是，由于氧化層附近的施主原子的總超出量基本相同，因此表面繼續受到保護不被穿通擊穿。
使用標準的硅晶片制造技術可以制造本發明的雙向瞬態電壓抑制器件。參考圖8A到8C說明典型的工藝流程。對于本領域中的普通技術人員來說顯然這里公開的工藝流程不是限定性的，可以有多種備選方式產生雙向瞬態電壓抑制器件。
現在參考圖8A，對于本發明的雙向瞬態電壓抑制器件的起始襯底材料12為具有盡可能低電阻率的p型(p++)硅，通常從0.01到0.002ohm-cm。使用常規的外延生長技術在襯底12上生長p型(p+)外延層14，外延層14的摻雜濃度范圍為約2×1017到約2×1018atom/cm3(對于較高的擊穿電壓需要較低的濃度)，厚度在約10和約50μm之間(對于較高的p+摻雜需要更大的厚度，對于大面積的器件，取決于電流分布需要的分布電阻量)。也使用常規的外延生長技術在p型外延層14上生長n型(n)外延層16，外延層16的摻雜濃度范圍為約2×1016到約2×1017atom/cm3(對于較高的擊穿電壓需要較低的濃度)，厚度在約1和約4μm之間(對于較高的擊穿電壓和較長的擴散時間需要更大的厚度)。然后再次使用常規的外延生長技術在n型外延層16上生長與層14具有相同摻雜濃度和厚度的p型(p+)外延層18。這些層14、16和18優選在一個連續的工藝中生長，同時晶片沒有在兩者之間暴露到空氣。通過具有足夠高的表面濃度形成歐姆接觸的淀積和擴散，或者通過如鋁合金化等的其它常規方法在p型外延層18中形成p型(p++)區20。
現在參考圖8B，使用常規的技術，例如低壓化學汽相淀積，氮化硅層22淀積在整個表面上。使用常規的光致抗蝕劑掩蔽和蝕刻工藝在氮化硅層22中形成需要的圖形。然后使用標準的化學淀積技術使用構圖的氮化硅層22作為掩模形成壕溝槽23。溝槽23延伸足夠的深度進入襯底(即兩個結之外的阱)以提供隔離并產生臺面結構。圖8B示出了完成氮化硅掩蔽和溝槽蝕刻步驟之后得到的結構。
現在參考圖8C，根據本發明的一個實施例，在圖8B的結構上生長厚且鈍化(passifying)的氧化硅層19，優選約1/2微米厚。與淀積的層相比，優選生長的氧化層，是由于氧化物生長期間摻雜劑重新分布，是由于生長的氧化層更致密，并且由于燃燒或氧化了表面上大部分的亞微觀的灰塵使蒸汽(濕氧化采用的)變得清潔。
例如，優選在1100℃下蒸汽流過晶片2小時以產生生長的氧化層。應該注意僅在露出的硅上生長氧化層，不會生長在氮化硅層22上。結果顯示在圖8C中，圖8C示出了臺面側壁上的二氧化硅層9。
如上所述，氧化期間，在氧化層的附近發生摻雜劑的重新分布。作為一個具體例子，鄰近氧化物的磷濃度增加，而鄰近氧化物的硼濃度降低。這導致兩個結相互背離彎曲，并在氧化物的區域中n+區16變寬。
最后，如果需要，可以進行一些附加擴散以將擊穿電壓降低到需要的值。
然后通過除去氮化層22形成接觸開口，使用常規的技術接觸形成與p型區20和p型襯底12形成接觸(未示出)。
例子根據以下步驟在一次試驗中制備六個晶片。
在一個連續的工藝步驟中生長三個外延層。三層的連續生長期間，晶片沒有暴露到空氣并且沒有冷卻。P++襯底具有從0.005到0.002ohm-cm范圍的電阻率。第一p+外延層厚度為10微米，并具有0.5ohm-cm的電阻率。外延層的厚度為2.5微米，電阻率為2.5ohm-cm。第二p+外延層具有20微米的厚度，和0.5ohm-cm的電阻率。外延層生長之后，在1100℃進行1小時的硼淀積步驟，并且慢速溫度斜線上升和下降。在一個步驟中在晶片的兩面上進行該淀積，產生歐姆接觸(p++區)。
然后使用常規的技術淀積具有200nm厚度的氮化硅層。
此后構圖的光致抗蝕劑層施加到結構形成臺面掩模(臺面壕區為沒有被光致抗蝕劑覆蓋的區域)。之后使用本領域中公知的HF、HNO3和乙酸的蝕刻媒介蝕刻臺面掩模。
隨后在1100℃對器件進行蒸汽氧化，在很清潔的爐中進行慢速溫度斜線上升和下降。
然后，在1100℃對每個晶片進行0到8小時的擴散以獲得各種需要的擊穿電壓。
接著在等離子體蝕刻步驟中除去氮化物層(用于接觸開口)。以標準的方式完成器件，包括磨光(glassing)、鍍鎳、晶片測試、切割晶片以及裝配成各器件。
擴散時間較短(即，2小時或更少的數量級)的兩個晶片產生在4到7V需要電壓范圍中高質量的雙向、三層外延、瞬態電壓抑制器件。示出了這些器件中的一個的雙向擊穿特性和標準的P6KE6.8CA(General Semiconductor Corporation的雙向瞬態電壓抑制器件)齊納器件的電流-電壓曲線顯示在圖9A和9B中。這些圖中水平軸對應于電壓，垂直軸對應于電流。(水平)電壓刻度為每格2V。(垂直)電流刻度為對于圖9A為每格2mA；對于圖9B放大10倍為每格200μA。
在圖9A和9B中，在10mA，實驗的器件和標準器件具有7.02伏的擊穿電壓。然而，這些圖中對應于本發明的雙向瞬態電壓抑制器件的曲線b具有比對應于標準器件的曲線a更尖的角部。從放大電流刻度的圖9B中可以更清楚地看出該效果。更尖的角部表明隨著接近擊穿電壓漏電流降低。例如，在5.8V與曲線a(標準器件)相關的電流為230μA，而在5.8V與曲線b(本發明的三層外延瞬態電壓抑制器件)相關的電流僅為0.8μA。因此，在大于擊穿電壓的1伏差(volt shy)的該電壓下，標準器件的漏電流近似為本發明的雙向瞬態電壓抑制器件的300倍。
測試來自相同晶片中其它的雙向瞬態電壓抑制器件，在10mA下具有5.72V和6.26V的擊穿電壓。也測試了來自其它晶片的雙向瞬態電壓抑制器件，在10mA下具有5.20V、5.83V和6.74V的擊穿電壓。與圖9A和9B中的雙向瞬態電壓抑制器件類似，與P6KE6.8CA器件相關角部相比，這些器件的每一個的角部更尖，這表明隨著接近擊穿電壓，漏電流很低。
雖然示出和介紹了本發明的各實施例和例子，但對于本領域中的技術人員來說顯然與以上提到的相比可以有更多的修改同時不脫離這里本發明的概念。因此，本發明僅由附帶的權利要求的精神限定。
權利要求
1.一種雙向瞬態電壓抑制器件，包括p型導電性的下半導體層；p型導電性的上半導體層；n型導電性的中間半導體層，與所述上和下層鄰接并設置在兩者之間由此形成上和下p-n結，其中中間層的凈摻雜濃度在上和下p-n結之間的距離上的積分使得發生擊穿時發生的是穿通擊穿而不是雪崩擊穿；臺面溝槽，延伸穿過所述上層、穿過所述中間層并穿過所述下層的至少一部分，所述臺面溝槽限定所述器件的有源區；以及氧化層，至少覆蓋對應于上和下結的所述臺面溝槽的那部分壁，由此在所述壁處所述上和下結之間的距離增加。
2.根據權利要求l的雙向瞬態電壓抑制器件，其中上和下層具有比所述中間層更高的最大凈摻雜濃度。
3.根據權利要求1的雙向瞬態電壓抑制器件，其中所述氧化層為熱生長的氧化層。
4.根據權利要求3的雙向瞬態電壓抑制器件，其中所述氧化層為濕條件下的熱生長。
5.根據權利要求1的雙向瞬態電壓抑制器件，其中所述半導體為硅半導體。
6.根據權利要求5的雙向瞬態電壓抑制器件，其中通過硼摻雜劑提供所述p型導電性，通過磷摻雜劑提供所述n型導電性。
7.根據權利要求5的雙向瞬態電壓抑制器件，其中所述中間層具有的凈摻雜濃度在所述上和下結之間的中間點處最高，且其中在所述中間層中和所述下層和上層的至少一部分中，沿垂直于所述下、中和上層的摻雜輪廓使得所述中間層的中心平面一側上的摻雜輪廓與所述中心平面的另一側上的摻雜輪廓對稱。
8.根據權利要求1的雙向瞬態電壓抑制器件，其中所述襯底為p++襯底，其中所述下層為p+外延層，其中所述中間層為n外延層，其中所述上層為p+外延層，其中下和上p+外延層的每一個的最高凈摻雜濃度為n外延層的最高凈摻雜濃度的5到20倍。
9.根據權利要求1的雙向瞬態電壓抑制器件，其中所述積分為從2×1012到1×1013cm-2的范圍。
10.一種雙向瞬態電壓抑制器件的形成方法，包括提供p型半導體襯底；外延地淀積p型導電性的下半導體層；在所述下層上外延地淀積n型導電性的中間半導體層，所述下層和所述中間層形成下p-n結；在所述中間層上外延地淀積p型導電性的上半導體層，所述中間層和所述上層形成上p-n結；加熱所述襯底、所述下外延層、所述中間外延層以及所述上外延層；蝕刻一臺面溝槽，所述臺面溝槽延伸穿過所述上層、穿過所述中間層并穿過至少部分所述下層，且所述臺面溝槽限定所述器件的有源區；以及至少再對應于所述上和下結的臺面溝槽的那部分壁上熱生長氧化層，使得增加所述壁處上和下結之間的距離，其中，中間層的凈摻雜濃度在上和下p-n結之間的距離上的積分使得發生擊穿時發生的是穿通擊穿而不是雪崩擊穿。
11.根據權利要求10的方法，其中所述上和下層具有比所述中間層更高的最大凈摻雜濃度。
12.根據權利要求10的方法，其中所述形成所述氧化物的步驟為濕熱生長步驟。
13.根據權利要求10的方法，其中在形成所述氧化層之后，所述器件經受補償擴散步驟。
14.根據權利要求10的方法，其中所述半導體為硅半導體。
15.根據權利要求14的方法，其中通過硼摻雜劑提供所述p型導電性，通過磷摻雜劑提供所述n型導電性。
16.根據權利要求10的方法，其中所述中間層具有的凈摻雜濃度在所述上和下結之間的中間點處最高，且其中在所述中間層中和所述下層和上層的至少一部分中，沿垂直于所述下、中和上層的摻雜輪廓使得所述中間層的中心平面一側上的摻雜輪廓與所述中心平面的另一側上的摻雜輪廓對稱。
17.根據權利要求10的方法，其中所述襯底為p++襯底，其中所述下層為p+外延層，其中所述中間層為n外延層，其中所述上層為p+外延層，其中下和上p+外延層的每一個的最高凈摻雜濃度為n外延層的最高凈摻雜濃度的5到20倍。
18.根據權利要求10的方法，其中所述積分為從2×1012到1×1013cm-2的范圍。
全文摘要
提供了一種雙向瞬態電壓抑制器件。該器件包括p
文檔編號H01L21/329GK1605127SQ02813909
公開日2005年4月6日 申請日期2002年7月11日 優先權日2001年7月11日
發明者威廉·G·艾因特霍芬, 安東尼·金蒂, 艾丹·沃爾什 申請人:通用半導體公司