專利名稱：半導體器件中晶體管的形成方法
技術領域：
本發明公開了一種形成半導體器件中的晶體管的方法以及，特別是，公開了一種用于形成金屬-氧化物-半導體場效應晶體管(MOSFET)或金屬-絕緣體-半導體場效應晶體管(MISFET)的改進方法，其含有一具有通道長度小于100nm的可應用于超大規模集成(ULSI)半導體器件的超淺超陡逆分布(ultra-shallow super-steep-retrograde)外延通道。
背景技術：
當電場被施加于源/漏區且電壓施加在柵極上時，MOSFET或MISFET半導體器件中柵極電極和柵極絕緣膜下的表面區域被作為電流通道。這個區域被稱為通道。
MOSFET或MISFET半導體器件的特性由該通道區域的雜質濃度所決定。特別地，諸如晶體管的閾值電壓和漏電流的器件的特性依賴于該雜質濃度，因此該通道區域必須被精確地摻雜。
慣用的通道摻雜方法包括阱離子注入、通道離子注入、閾值電壓離子注入，以及其他一些相關技術。
根據前述的方法，可形成沿深度方向具有常數通道區域濃度的單分布通道(flat channel)，具有特定通道深度的掩埋通道(buried channel)，和沿深度方向具有遞增通道濃度的逆分布通道(retrograde channel)。
用于高性能微處理器的具有一小于0.2μm的通道長度的通道結構為按使用In，As和Sb的重離子注入而形成的逆分布通道。此處，表面雜質濃度Cs很低，為的是改善表面的遷移率。這樣就有可能制造一種具有良好的電流驅動特性的高性能MOSFET。
由于通道長度縮小，通道深度Wd必須減少。相應地，具有小于50nm通道深度的逆分布通道卻無法僅僅通過離子注入來形成。
外延通道已被用以嘗試解決上述的問題。然而，由于在外沿通道的形成和接下來的熱處理的過程中，通道中的雜質的損失和擴散不容易被控制，慣用的外延通道晶體管無法提供一個完善的Ion/Ioff特性。
最理想的通道摻雜方法是實現δ-摻雜外延通道。然而，無論是采用摻雜的外延層和未摻雜的外延層，由于后工序中的雜質擴散，具有通道深度小于30nm的δ-摻雜外延通道的實施例還未被報道有可能被實現。
一種以超低能量離子注入來摻雜通道，然后立刻在其上進行激光熱處理以防止δ-摻雜層中的擴散的方法已經被嘗試，“用于制造70nm nFET先于外延通道生長的激光熱退火SSR阱(LASPE)”，IEDM 2000，Lee Jungho，Lee Jungyeop等人。在選擇性外延生長(SEG)期間以激光熱處理控制雜質的損失與擴散已被報道。
然而，控制外延層的雜質的損失與擴散的激光熱處理在該激光功率下產生了硅襯底上的局部熔化，導致了襯底表面的粗糙度的加劇和晶體缺陷的產生，并無法應用于可行的半導體器件生產方法中。
發明內容
據此，公布一種通過在熱處理中控制雜質的損失和在SEG中控制雜質擴散以提供較高的半導體器件集成密度的半導體器件中的晶體管的形成方法。
為了實現前述的本發明的目的，一種用于形成半導體器件中的晶體管的方法被公開，其步驟包括(a)利用一器件絕緣膜圖案在半導體襯底上定義一第一和一第二區域；(b)在該第一區域內離子注入第一導電類型的雜質以形成一第一通道層；(c)利用曝光掩模，在該第二區域內離子注入第二導電類型的雜質以形成一第二通道層；(d)進行高溫熱處理以將該第一和第二通道層轉變為第一和第二穩定通道層；(e)在步驟(d)獲得的結構上進行氫處理工序；(f)在該第一和第二穩定通道層上生長未摻雜硅外延層，由此產生具有超陡逆分布結構的一第一和一第二δ-摻雜外延通道；(g)在該第一和第二δ-摻雜外延通道上形成一柵極絕緣膜和一柵極電極；(h)再氧化(re-oxidizing)該柵極絕緣膜以修復該柵極絕緣膜的被損傷的部分；以及(i)形成一源/漏區并進行低溫熱處理。
向該第一區域離子注入的工藝按使用As離子且離子注入能量范圍為3至30KeV進行，或使用P離子且離子注入能量范圍為1至15KeV進行；該第一通道層被形成為在該半導體襯底表面下的深度范圍為10至50nm；向該第二區域離子注入的工藝按使用B離子且離子注入能量范圍為100eV至1.5KeV進行；該第二通道層被形成為在該半導體襯底表面下的深度范圍為10至50nm；該高溫熱處理為溫度范圍為900至1000℃的快速熱處理；該進行高溫熱處理的步驟為一在溫度范圍為1000至1100℃下進行的尖峰快速熱處理(spike rapid thermal process)；該未摻雜硅外延層具有厚度范圍為5至30nm；該形成一柵極絕緣膜的步驟為在蒸汽環境中溫度范圍為650至750℃下生長一低溫熱氧化膜；形成一柵極絕緣膜的步驟包括形成一低溫熱氧化膜并利用等離子處理氮化該低溫熱氧化膜以形成一低溫氧化氮化膜；該柵極絕緣層為一低溫高介電常數膜；形成一柵極絕緣膜的步驟包括在溫度范圍為300至600℃下沉積一低溫高介電常數膜，并且在溫度范圍為400至700℃的爐內進行一熱退火工藝；形成一柵極絕緣膜的步驟包括在溫度范圍為300至650℃下沉積一低溫高介電常數膜，并且在溫度范圍為600至800℃下進行一快速熱退火工藝；形成一柵極絕緣膜的步驟包括在蒸汽環境中溫度范圍為650至700℃下生長一低溫熱氧化膜；在溫度范圍為300至650℃下在該低溫熱氧化膜上沉積一高介電常數材料；以及在溫度范圍為400至700℃的爐內進行一熱退火工藝；形成一柵極絕緣膜的步驟包括在蒸汽環境中溫度范圍為650至750℃下生長一低溫熱氧化膜；在溫度范圍為300至650℃下在該低溫熱氧化膜上沉積一高介電常數材料；以及在溫度范圍為600至800℃下進行一快速熱退火工藝；再氧化柵極絕緣膜的步驟為溫度范圍為750至950℃下進行的快速熱氧化工藝；再氧化柵極絕緣膜的步驟為溫度范圍為600至1100℃下進行的快速尖峰熱氧化工藝；步驟(h)通過在溫度范圍為650至800℃的氧化爐內進行熱氧化工藝而進行；步驟(i)中的低溫熱處理為在溫度范圍為600至1000℃下進行的快速熱退火工藝；步驟(i)中的低溫熱處理為在溫度范圍為600至1100℃下進行的快速尖峰熱退火工藝；步驟(i)中的低溫熱處理在溫度范圍為300至750℃的爐內進行。
通過采用低離子注入能量的離子注入來摻雜通道以及在低于硅熔點的溫度下進行高溫快速熱處理，來控制在先于SEG的后序氫預焙工藝中的雜質損失和SEG中的雜質擴散，一具有通道深度范圍為10至30nm的超淺超陡逆分布外延通道被形成。
參考用以說明而非限制本發明的附圖，可以使所公布的方法得到更好的理解，其中圖1至3為用以解釋依據本發明的形成半導體器件中的晶體管的方法的截面圖和示出由試驗獲得的數據圖；圖4A至4F為示出依據第一實施例的形成半導體器件中的晶體管的方法的連續步驟的截面圖；圖5為示出依據第二實施例的形成半導體器件中的晶體管的方法的截面圖。
具體實施例方式
優選的用以形成半導體器件中的晶體管的方法將被參照附圖詳細說明。
圖1A為具有超淺超陡逆分布(SSR)硅外延(Si-Epi)通道的晶體管的截面圖。參見圖1A，該晶體管包括一半導體襯底11，一置于半導體襯底上的由一柵極絕緣膜19和一柵極電極21組成的堆疊結構，一置于該堆疊結構側壁上的絕緣膜隔離層25，置于半導體襯底11上的位于堆疊結構兩側的源/漏區13和源/漏擴展區23，一置于源/漏擴展區23之下的穿透停止層(punch stop)27，一夾在源/漏擴展區23之間的通道層15，以及一置于柵極絕緣膜19下且位于通道層15上的外延通道層17。此處，具有小于100nm的通道長度的MOSFET或MISFET所要求的通道深度Wd必須等于或小于30nm，如Asen Asenov和Subhash Saini所著“具有外延和δ-摻雜通道的亞-0.1μm MOSFET中隨機雜質引入的閾值電壓波動的抑制”(IEEE電子器件學報，Vol 46，No 8，1999)。
圖1B示出了理想δ摻雜形貌的由晶體缺陷產生的快速瞬時增強擴散(rapid transient enhanced diffusion)(TED)和下面熱處理工藝引起的熱擴散導致的展寬。如圖1B所示，用來控制TED和熱擴散的方法對SSR通道的形成是必要的。此處，Cs代表表面濃度，Cp代表峰值濃度，以及Gox代表一柵極氧化膜。
圖2A示出了根據本發明的具有10nm通道深度的超淺SSR外延通道的摻雜形貌。如圖2A所示，由于通道離子注入后的快速熱處理中溫度的升高，SEG后雜質的損失和再分配減小。值得注意的是，由于未進行高溫通道熱處理時雜質的嚴重的損失，期望的逆分布摻雜形貌未能獲得。
圖2A和2B分別示出了在通道離子注入能量在1KeV和5KeV下，離子注入1013離子/厘米2的B離子后，且在外延生長后直接在其上進行通道RTA的RTA條件下，SSR通道摻雜形貌的變化。
如圖2A和2B所示，通道離子注入的能量越低，摻雜層的分布范圍就越窄。此處，具有較窄分布區域的δ摻雜降低了器件的結電容和結漏電流，結果形成了低功高效半導體器件。
圖3為二次離子質譜實驗數據。如圖3所示，即使是在根據本發明的通道深度為30nm的超淺外延通道，由于諸如低溫柵極氧化和柵極構圖工藝后的選擇性柵極再氧化和為源/漏熱處理等后工藝而受到雜質擴散的影響時，SSR的摻雜形貌依然被保持。值得注意的是，100nm MOSFET所需要的SSR δ-摻雜外延通道可根據如圖3所示的本發明的方法形成。
圖4A至4F為示出依據第一實施例的形成半導體器件中的晶體管的方法的連續步驟的截面圖，其中CMISFET被作為例子而示出。
參考圖4A，一在半導體襯底61上限定有源區的器件隔離膜63被形成。該器件隔離膜優選為溝槽型。
其后，一第一感光膜圖案65被形成半導體襯底61上。該第一感光膜圖案65通過使用一被稱為n-阱曝光掩模的曝光掩模對CMISFET的pMISFET區域曝光的曝光和顯影工藝形成。
一n-阱67利用第一感光膜圖案65作為掩模將n型雜質離子注入至半導體襯底61內形成，然后在其上進行n-阱場停止離子注入。
一n型通道層69通過利用第一感光膜圖案65作為掩模在能量范圍為1至15KeV或3至30Ke的條件下注入p型通道的n型離子，諸如P或As，至n阱67處的襯底61內，而被形成，其具深度為在半導體襯底下10至50nm的范圍。
參考圖4B，第一感光膜圖案65被去除，再在半導體襯底61上形成一第二感光膜圖案71。該第二感光膜圖案通過使用一被稱為p-阱(p-well)曝光掩模的曝光掩模對CMISFET的nMISFET區域曝光的曝光和顯影工藝形成。
一p-阱73利用第二感光膜圖案71作為掩模將p型雜質離子注入至半導體襯底61內形成，然后在其上進行p-阱場停止(p-well feld-stop)離子注入。
一p型通道層75通過利用第一感光膜圖案65作為掩模在能量范圍為100eV至1.5KeV的條件下注入n型通道的p型離子，諸如B，至p阱73處的襯底61內，而被形成，其具有在半導體襯底下10至50nm的范圍內的很薄的深度。
參考圖4C，第二感光膜圖案71隨后被去除。高溫快速熱處理工藝(RTA)或高溫尖峰快速熱處理工藝(SRTA)被進行，以去除為形成n型和p型通道層69和75而進行的離子注入所導致的半導體襯底61中的損傷，從而在pMISFET和nMISFET區域分別形成穩定n型通道層77和穩定p型通道層79。
此處，RTA和SRTA去除了晶體缺陷并使注入離子與晶體中鄰近的硅原子穩定地結合，以使接下來的SEG和其后的熱處理中，對雜質的擴散的控制最大化。
此處，RTA優選在900至1000℃的溫度范圍內進行，而SRTA優選在溫度為1000至1100℃的高溫下進行。
參考圖4D，進行使用氫的表面處理以去除在形成穩定n型通道層77和穩定p型通道層79的那部分半導體襯底上部的自然氧化膜(未示出)。其后，每個厚度在5至30nm范圍內的未摻雜硅外延(Si-Epi)層以SEG的方式被分別生長在穩定n型通道層77和穩定p型通道層79上，以使雜質的損失和再分布最小化。這樣就完成了具有由一低濃度n型外延層81和n型通道層77以及一低濃度p型外延層83和p型通道層79分別組成的SSRδ-摻雜層的外延通道的形成。
該n型和p型外延層81和83優選具有厚度在5至30nm的范圍，并且被其下的通道層自動摻雜為較低的濃度。
如圖4E所示，柵極絕緣膜85和87被分別形成在半導體襯底上pMISFET和nMISFET中。
此處，該柵極絕緣膜85優選通過以下方式中的一種來形成，以使n型和p型通道層77和79中的雜質的擴散最小化，從而保持SSRδ-摻雜層的摻雜形貌(a)該柵極絕緣層可以通過在溫度在650至750℃范圍的蒸汽環境中生長一低溫熱氧化膜而被形成；(b)該柵極絕緣層可為利用等離子處理氮化該低溫熱氧化膜而形成的低溫氮化氧化膜；(c)該柵極絕緣層可為一具有高介電常數的介電膜，其可按在300至650℃溫度范圍的低溫沉積，然后將其在400至700℃溫度范圍的爐內進行熱退火的方法形成，也可按在300至650℃溫度范圍的低溫沉積，然后將其在600至800℃溫度范圍的爐內進行快速熱退火的方法形成；以及(d)該柵極絕緣層可為一由一如(a)的低溫熱氧化膜和一如(c)的低溫介電膜在爐內進行熱處理形成的堆疊結構。另外，該柵極絕緣層可為一由一如(a)的低溫熱氧化膜和一如(c)的低溫介電膜進行快速熱處理形成的堆疊結構。
參考圖4F，柵極電極89和91通過在柵極絕緣膜85和87上構圖而被形成，并隨后進行柵極絕緣膜89和91的再氧化。
柵極絕緣膜的該再氧化優選采用如下方式中的一種(a)溫度范圍在750至950℃的快速熱氧化(RTO)；(b)溫度范圍在600至1100℃的快速尖峰熱氧化；以及(c)在溫度范圍在650至800℃的氧化爐中的熱氧化。
其后，p型和n型源/漏擴展(SDE)區93和95被通過分別使用各自的曝光掩模在pMISFET和nMISFET區域內離子注入p型和n型雜質而形成。
絕緣膜緩沖層97和99隨后被形成在柵極電極89和91的側壁上。源/漏區101和103為具有高濃度的p型和n型雜質區，它隨后通過使用各自的曝光掩模在pMISFET和nMISFET區域內離子注入高濃度的p型和n型雜質而被形成，緊接著進行后序熱退火工藝來完成CMISFET的形成。
此處CMISFET的通道層77和79被作為穿透停止摻雜層(punch stopdoping layer)以防止短通道效應。
該后序熱退火工藝可為快速熱退火工藝，快速尖峰熱退火工藝，或爐內的熱退火工藝。
當該后序熱退火工藝為快速熱退火工藝時，RTA工藝的優選在溫度為600至1000℃的范圍內進行。當該后序熱退火工藝為快速尖峰熱退火工藝時，快速尖峰熱退火工藝優選在溫度為600至1100℃的范圍內進行。當該后序熱退火工藝為爐內的熱退火工藝時，熱退火工藝優選在溫度為300至750℃的范圍內進行。
圖5為示出依據本發明第二實施例的形成半導體器件中的晶體管的方法的截面圖，其中CMOSFET被示出。
如圖5所示，CMOSFET還包括通過分別在如圖4F的p型和n型SDE區域93和95下方的部分內傾斜(tilt)注入與阱導電類型相同的n型和p型雜質相同的口袋雜質(halo impurity)而形成的口袋區域105和107。
此處，該口袋區域用于控制晶體管的短通道效應以及改善器件的電學特性。
區前面討論的，在此公開的用以形成半導體器件中的晶體管的方法具有如下優點(a)在外延通道結構形成中，通道雜質的損失與再分布被通過修復由離子注入通道區內導致的晶格損傷而得到控制，因此使形成超淺SSR通道結構成為可能。也即，具有通道長度小于100nm的器件內的由非均勻雜質分布導致的、可的引發Vt變化的隨機雜質，以及由長度小于100nm的柵極導致的短通道效應被控制，并以此改善了通道長度小于100nm的器件的輸出。
(b)通道區域表面的摻雜濃度被降低為通道層最高濃度的1/10，由此改善了表面的遷移率和電流驅動特性。
(c)依據本發明的超淺SSR通道結構可被應用于制造低電壓低功率低閾值電壓的器件。
由于所公布的技術可以被用若干不脫離本技術的精神及其主要特點的形式所表達，因此也應該被理解的是，前面描述的實施例除非被另外規定，并不被任何前面說明中的細節所限制，而是應被認為明確地屬于所附權利要求所界定的精神和范圍之內，并因此要求將所有落于該權利要求的界限或等同的界限之內的改動與調整包含于所附權利要求之中。
權利要求
1.一種用于形成半導體器件中的晶體管的方法，該方法包括步驟(a)利用一器件絕緣膜圖案在半導體襯底上定義一第一和一第二區域；(b)在該第一區域內離子注入第一導電類型的雜質以形成一第一通道層；(c)利用曝光掩模，在該第二區域內離子注入第二導電類型的雜質以形成一第二通道層；(d)進行高溫熱處理以將該第一和第二通道層轉變為第一和第二穩定通道層；(e)在步驟(d)獲得的結構上進行氫處理工藝；(f)在該第一和第二穩定通道層上生長未摻雜硅外延層，由此產生具有超陡逆分布結構的一第一和一第二δ-摻雜外延通道；(g)在該第一和第二δ-摻雜外延通道上形成一柵極絕緣膜和一柵極電極；(h)再氧化該柵極絕緣膜以修復該柵極絕緣膜的被損傷的部分；以及(i)形成一源/漏區并進行低溫熱處理。
2.根據權利要求1所述的方法，其中向該第一區域離子注入的工藝按使用As離子且離子注入能量范圍為3至30KeV進行，或按使用P離子且離子注入能量范圍為1至15KeV進行。
3.根據權利要求1所述的方法，其中該第一通道層被形成為在該半導體襯底表面下的深度范圍為10至50nm。
4.根據權利要求1所述的方法，其中向該第二區域離子注入的工藝為按使用B離子且離子注入能量范圍為100eV至1.5KeV進行。
5.根據權利要求1所述的方法，其中該第二通道層被形成為在該半導體襯底表面下的深度范圍為10至50nm。
6.根據權利要求1所述的方法，其中該高溫熱處理為溫度范圍為900至1000℃的快速熱處理。
7.根據權利要求1所述的方法，其中該進行高溫熱處理的步驟為一在溫度范圍為1000至1100℃下進行的尖峰高溫熱處理。
8.根據權利要求1所述的方法，其中該未摻雜硅外延層具有厚度范圍為5至30nm。
9.根據權利要求1所述的方法，其中該形成一柵極絕緣膜的步驟為在蒸汽環境中溫度范圍為650至750℃下生長一低溫熱氧化膜。
10.根據權利要求1所述的方法，其中形成一柵極絕緣膜的步驟包括形成一低溫熱氧化膜，并利用等離子處理氮化該低溫熱氧化膜以形成一低溫氧化氮化膜。
11.根據權利要求1所述的方法，其中該柵極絕緣層為一低溫高介電常數膜。
12.根據權利要求11所述的方法，其中形成一柵極絕緣膜的步驟包括在溫度范圍為300至600℃下沉積一低溫高介電常數膜，并且在溫度范圍為400至700℃的爐內進行一熱退火工藝。
13.根據權利要求11所述的方法，其中形成一柵極絕緣膜的步驟包括在溫度范圍為300至650℃下沉積一低溫高介電常數膜，并且在溫度范圍為600至800℃下進行一快速熱退火工藝。
14.根據權利要求1所述的方法，其中形成一柵極絕緣膜的步驟包括在蒸汽環境中溫度范圍為650至700℃下生長一低溫熱氧化膜；在溫度范圍為300至650℃下在該低溫熱氧化膜上沉積一高介電常數材料；以及在溫度范圍為400至700℃的爐內進行一熱退火工藝。
15.根據權利要求1所述的方法，其中形成一柵極絕緣膜的步驟包括在蒸汽環境中溫度范圍為650至750℃下生長一低溫熱氧化膜；在溫度范圍為300至650℃下在該低溫熱氧化膜上沉積一高介電常數材料；以及在溫度范圍為600至800℃下進行一快速熱退火工藝。
16.根據權利要求1所述的方法，其中再氧化柵極絕緣膜的步驟是通過溫度范圍為750至950℃下的快速熱氧化工藝進行的。
17.根據權利要求1所述的方法，其中再氧化柵極絕緣膜的步驟是通過在溫度范圍為600至1100℃下的快速尖峰熱氧化工藝進行的。
18.根據權利要求1所述的方法，其中步驟(h)通過在溫度范圍為650至800℃的氧化爐內進行熱氧化工藝而進行。
19.根據權利要求1所述的方法，其中步驟(i)中的低溫熱處理為在溫度范圍為600至1000℃下進行的快速熱退火工藝。
20.根據權利要求1所述的方法，其中步驟(i)中的低溫熱處理為在溫度范圍為600至1100℃下進行的快速尖峰熱退火工藝。
21.根據權利要求1所述的方法，其中步驟(i)中的低溫熱處理在溫度范圍為300至750℃的爐內進行。
全文摘要
一種用于形成半導體器件中的晶體管的方法，包括步驟形成具有第一和第二導電類型的通道層，進行高溫熱處理以形成穩定通道層，并通過生長未摻雜硅外延層形成一具有超陡逆分布δ－摻雜的外延通道，利用氫處理已獲得的結構的整個表面，通過在穩定通道層上生長未摻雜硅外延層形成一外延通道結構，在外延通道結構上形成柵極絕緣膜和柵極電極，再氧化該柵極絕緣膜以修復該柵極絕緣膜的損傷部分；以及形成源/漏區并進行一低溫熱處理。
文檔編號H01L29/78GK1459837SQ0216089
公開日2003年12月3日 申請日期2002年12月31日 優先權日2002年5月20日
發明者孫容宣, 柳昌雨, 李政燁 申請人:海力士半導體有限公司