專利名稱：用于光電繼電器的快速開/關光電發生器的制作方法
技術領域：
本發明涉及半導體光電發生器，更具體地說，涉及增加了其關斷速度的光電發生器的新結構。
背景技術：
光電發生器(“PVG”s)是眾所周知的，例如，在Kinzer的美國專利US4,721,986、Cantarini的US5,549,792和Cantarini及Lizotte的US5,973,257中就公開了上述光電發生器。使用這些器件來為半導體器件例如功率MOSFET等提供開啟控制信號，其中在上述半導體器件中，將輸入控制信號與MOSFET輸入光隔離。已知整個繼電器是光電繼電器(PVR)，這樣，在PVR中，來自LED等的輸入輻射信號照亮光電發生器(PVG)的表面，以便產生到MOSFET或其它柵控開關器件柵極的輸出柵電壓。
通過開啟和關斷PVG的時間來至少部分限制PVR的頻率響應。這些開啟和關斷時間通過設計調整來匹配，其中減少關斷時間的結構將增加開啟時間，反過來亦然。例如，增加SOI厚度減小開啟時間，但增加關斷時間。目前的PVG“疊層”采用SOI結構，其中大約35微米厚的N型硅層由較厚的“加工”晶片支撐并與其絕緣。SOI層的頂表面包含淺P型擴散區，使得進入硅的光子產生空穴-電子對，空穴-電子收集在P/N結處，以便產生輸出電壓。在普通的硅芯片中多個相同的絕緣結構彼此橫向分離且串連連接，以便產生想要的輸出電壓信號。
使用35微米厚SOI層的這種疊層具有大約100μs的關斷時間(輸入光信號消除之后)和大約30μs的開啟時間。通過使用較薄的SOI層，例如20微米厚，將關斷時間減小到大約50μs，但開啟時間增加到50μs。SOI厚度的進一步減小進一步降低關斷時間，但進一步增加開啟時間。(上述數據假設12微安驅動繼電器輸入。)希望能夠減小關斷時間而不極大地增加開啟時間。
發明內容
根據本發明，開槽阱的矩陣延伸穿過N-硅體的厚度，以便當除去器件表面的照明時提供增加的復合位置來更快地破壞輸出電壓。通過利用非臨界面積和長度的截面區開槽阱并且通過使它們隔開相當遠的距離(相對于它們的寬度尺寸)，僅減小了小量的N-硅區，使得開啟時間少量減小。本發明的開槽阱可以是通過在硅中蝕刻形成的具有任何希望截面形狀的阱；用薄氧化物(300至500厚)給溝槽作襯，然后用本征多晶硅填充阱。
通過實例，如果使用35微米SOI層(給出更快的開啟)，間隔10um(中心至中心)的3μm×3μm開槽阱的矩陣將N-硅區減小不到10％，這樣限制開啟速度的損失。此外，可以增加SOI層的厚度，例如增加到50μm，使得能在由增加的SOI厚度獲得的附加10％的吸收中得回由于開槽阱導致的開啟速度的損失。
還應結合影響PVGs關斷時間的其它因素考慮開槽阱的新的應用。這樣，存在彼此組合的4項，能夠改進微電子繼電器的整個響應時間性能。該4項包含1)控制電路，2)SOI厚度，3)掩埋植入層，4)開槽阱。下面更詳細地描述這4項1)控制電路通過試驗，已經表明“BOSFET”控制電路(專利4,721,986圖14)是用于“快速關斷”響應時間的最佳電路。根據SOI厚度，該關斷時間超過專利5,549,792控制電路的響應時間大約50％。控制電路對開啟時間沒有什么影響，但顯著提高了關斷時間。
2)SOI厚度較薄的SOI厚度減小了關斷時間，但交換地，由于從較厚的SOI層產生了較高的短路電流，因此增加了開啟時間。已經發現開啟時間和關斷時間的最佳組合為20μm(最好在15-25μm)的較薄SOI厚度。在僅減小大約15％-20％開啟時間的同時，利用較薄的SOI獲得了少大約30％-35％的較快的關斷時間。
3)掩埋植入層當比較掩埋N+層時(在硅層的底部)，關斷時間具有大約30％的改進，對開啟時間沒有影響。
4)開槽阱在僅減小15-20％的開啟時間的同時，通過添加開槽阱，比標準單元(沒有開槽阱)減小40-50％的關斷時間。為了得到開啟時間對關斷時間的最佳組合，硅(由于開槽的阱)減少的最佳百分比是單元面積中減少10-20％的區域。
總結通過組合所有的4項，可以明顯提高響應時間。在下表中可以看出比現有技術的器件提高了4倍的頻率響應。
圖1是包含本發明要點的PVG的一小部分的截面。
圖2是圖1的PVG的頂視圖。
具體實施例方式
參考圖1和2，示出了美國專利US5,549,792所示類型的PVG，其中支撐或加工晶片20(圖1)具有利用氧化物絕緣層22粘接于其上的薄SOI硅層21。利用非導電多晶硅填料壁板(web)35限定多個阱30、31、32、33和34。每個阱30-34都具有底N+層36。可以利用在蝕刻溝槽中的薄氧化物層35a和本征多晶硅填充物35b形成壁板35。每個阱30-34都具有底N+層36。每個阱30-34都分別具有淺P+擴散區40-44和N+接觸擴散區(圖1的50和51)，以便串連連接圖1所示的單元。
根據本發明，形成在圖1中示意性地示出為60-63的多個開槽阱，使其垂直穿過SOI層21，并且在SOI層21的全部表面上設置相同的開槽阱(圖2)。像用大約300至500厚的氧化物作襯并且用本征多晶硅填充的溝槽的壁板35那樣形成每個阱。
SOI層21最好大約20μm厚，應在15-25μm的范圍內。開槽阱60-63最好具有大約3μm×3μm的尺寸，并且中心至中心間隔大約10μm。中心至中心的間隔可以在大約7-13μm的范圍，開槽阱的尺寸還可以根據需要選擇。阱可以具有任何想要的深度，且不需要延伸到N+層36。此外，可以從器件的底部形成溝槽阱而不完全延伸到硅的頂部。
圖2示出了作為矩形陣列的基座，可以使用其它的幾何圖形。例如，開槽阱可以交錯并且還可以形成為溝槽型拉長阱，以便得到開槽阱與硅區域的適當百分比。
盡管已經描述了本發明的具體實施例，但對于本領域技術人員來說，許多其它的修改和變化以及其它的應用都將變得顯而易見。因此，最好本發明不限于這里具體公開的內容。
權利要求
1.一種光電發生器，包括絕緣支撐晶片；設置在所述支撐晶片頂部且與所述支撐晶片絕緣的一種導電型的單晶硅層；延伸穿過所述硅層的介質阻擋壁板，將所述硅層分為多個橫向分離的阱；每個所述阱包含第二導電型的淺擴散區，從而限定了產生輸出電壓的結，所述輸出電壓響應于所述光電發生器的表面照明；從頂表面延伸穿過至少所述硅層的全部厚度部分的多個間隔開的開槽阱。
2.權利要求1的器件，其中所述硅層具有大于大約10μm的厚度。
3.權利要求1的器件，其中所述開槽阱中心到中心彼此間隔大約5微米至大約20微米。
4.權利要求1的器件，其中每個所述開槽阱都具有矩形截面。
5.權利要求1的器件，其中所述阱串連電連接。
6.權利要求1的器件，其中所述硅層中的每個所述單元的底部都用所述一種濃度型的高濃度薄層作襯。
7.權利要求1的器件，其中所述硅層是外延形成層。
8.權利要求1的器件，其中所述介質壁板是多晶硅。
9.權利要求2的器件，其中所述開槽阱中心到中心彼此間隔大約5微米至大約20微米。
10.權利要求9的器件，其中所述開槽阱中心到中心彼此間隔大約5微米至大約20微米。
11.權利要求10的器件，其中每個所述開槽阱在任何方向上都具有大約3微米的最大厚度。
12.權利要求11的器件，其中所述硅層是外延形成層。
13.權利要求12的器件，其中所述介質阻擋壁板是多晶硅。
14.權利要求13的器件，其中所述阱串連電連接。
15.權利要求14的器件，其中所述硅層中的每個所述單元的底部都用所述一種濃度型的高濃度薄層作襯。
16.權利要求1的器件，其中從SOI層的底表面形成所述開槽阱，但不延伸穿過整個SOI層。
全文摘要
將在SOIN
文檔編號H01L27/142GK1426116SQ0216024
公開日2003年6月25日 申請日期2002年12月6日 優先權日2001年12月6日
發明者S·C·利佐特 申請人:國際整流器有限公司