半導體元件及其制造方法

專利名稱：半導體元件及其制造方法
技術領域：
本發明涉及半導體元件，特別是涉及具有槽隔離絕緣膜的半導體元件的制造方法。在半導體襯底上邊配設有埋入氧化膜和SOI(絕緣體上邊的硅)層的SOI襯底上形成的SOI構造的半導體元件(以后，叫做SOI元件)，具有可以減小寄生電容、進行高速且穩定的動作以及低功耗的特征，可以在便攜設備等中使用。
作為SOI元件的一個例子，有在SOI層的表面內設置達到埋入氧化膜的槽，借助于向該槽內埋入絕緣物的辦法形成的完全槽隔離絕緣膜，使元件間電隔離的完全槽隔離(FTI)構造的SOI元件。但是，歸因于碰撞電離現象產生的載流子(在NMOS的情況下為空穴)會滯留在溝道形成區內，由于歸因于此或者產生彎曲，或者動作耐壓劣化，或者溝道形成區的電位不穩定，故存在著因產生延遲時間的頻率依賴性等的襯底懸浮效應而產生的種種的問題。
于是，人們想出的對策是使得在槽的底部與埋入氧化膜之間剩下規定厚度的SOI層那樣地，在SOI層的表面內形成槽，采用向該槽內埋入絕緣物的辦法形成的部分槽隔離(PTI)構造。
圖74示出了PTI構造的MOS晶體管Q10的剖面構造。另外，在圖74中，示出了在MOS晶體管Q10的柵極寬度方向上的剖面構造。
如圖74所示，在由硅襯底1、埋入氧化膜2和SOI層3構成的SOI襯底的SOI層3的表面內，配設部分隔離氧化膜PT，在由部分隔離氧化膜PT規定的有源區AR上邊，按照順序配設柵極氧化膜11和柵極電極12。
由于在部分隔離氧化膜PT的底部與埋入氧化膜2之間，存在著SOI層3并變成為阱區WR，載流子可以通過該阱區WR移動，可以防止載流子滯留于溝道形成區內，此外，由于還可以通過阱區WR固定(體固定)溝道形成區的電位，故還具有不會發生因襯底懸浮效應引起的種種的問題的優點。
但是，在PTI構造中，部分隔離氧化膜PT的深度，主要由槽形成時的刻蝕規定，起因于刻蝕的不均一，即便是在同一晶片內，在不同的晶片間在部分隔離氧化膜PT的深度上也會產生不均一。
如圖74所示，用從SOI層3的主面到底部為止的深度d10定義部分隔離氧化膜PT的深度，例如，在把設計值定為d10＝100nm的情況下，實際上可以形成的部分隔離氧化膜PT的深度，將變成為d10＝100nm±5nm，結果就變成為深度在95nm到105nm的范圍內波動。
這意味著如果要想把SOI層3的厚度作成為150nm，則部分隔離氧化膜PT的下部的阱區WR的厚度在45到55nm的范圍內波動，如果把阱區WR的設計值定為50nm，則相當于±10％的不均一。
在這里，用圖75和圖76，對部分隔離氧化膜PT的形成時的刻蝕進一步進行說明。
首先，如圖75所示，準備SOI襯底，在SOI襯底的SOI層3上邊，形成氧化膜4。
其次，在氧化膜4上邊，用CVD(化學氣相淀積)法，形成多晶硅膜22。另外，氧化膜4、多晶硅膜21和氮化膜22有時候也被稱之為輔助膜，因為為了形成隔離氧化膜，它們起著輔助性的作用。
然后，如圖76所示，用具有規定的開口圖形的光刻膠掩模(未畫出來)借助于干法刻蝕或濕法刻蝕選擇性地除去氮化膜22和多晶硅膜21。
此外，以圖形化的氮化膜22為刻蝕掩模，使得貫通氧化膜4，同時到達規定深度為止對SOI層3進行刻蝕以形成槽TR。在該刻蝕中，要對刻蝕條件進行調整，使得在槽TR的底部剩下規定厚度的SOI層3而不是完全刻蝕SOI層3，使埋入氧化膜2露出來。
在這里，氮化膜22、多晶硅膜21、氧化膜4和SOI層3的刻蝕量的合計為200到400nm，例如，即便是把部分隔離氧化膜PT的深度設定為50nm左右這么淺，刻蝕量的合計也將變成為150到350nm，由于刻蝕的合計量不怎么變化，故不均一也不會有大的變化。
為此，在對于厚度70nm的SOI層3來說要把槽TR的深度作成為50nm的情況下，結果就變成為在部分隔離氧化膜PT的下部的阱區WR的厚度要波動±5nm左右，如果設阱區WR的設計值為20nm，結果相當于±25％的不均一，這是不能允許的。當減小SOI層3的厚度時，該不均一還會增大，使得明顯地限制了PTI構造的體固定。如上所述，在SOI構造中，部分隔離氧化膜的形成是困難的，用PTI構造施行的體固定是困難的。
此外，作為用PTI構造施行的體固定以外的體固定的方法，人們考慮了這樣的構成使柵極電極的平面形狀變化，并在體固定用的體接觸部分的形成位置上下些工夫。
圖77是被稱之為T型柵極的柵極電極的平面布局，示出了柵極寬度方向的一方的端部在柵極長度方向上擴展得大，構成柵極接觸焊盤GP，俯視圖形狀變成為T形的柵極電極12T。
在柵極電極12T的T的頭部的頂端外方，配設有體接觸部分BD。另外，在體接觸部分BD的SOI層3的表面內，形成與源漏區導電類型相反的雜質區。
此外，含有源漏區的有源區AR與體接觸部分BD已連接起來。
圖78示出了在圖77的A-A線處所取的剖面結構，如圖78所示，柵極電極12T的正下邊的SOI層3，在MOS晶體管的導電類型為N型的情況下，比較低濃度(P-)地含有P型雜質，另一方面，體接觸部分BD則比較高濃度(P+)地含有P型雜質。在這里，有源區AR和體接觸部分BD完全由槽隔離氧化膜FT規定。
歸因于采用這樣的構成，由于有源區AR完全由槽隔離氧化膜FT規定，由于不會發生槽深度的不均一，故在把SOI層3形成得薄方面沒有問題，此外，由于可以通過體接觸部分BD固定溝道形成區的電位，故可以實現穩定的動作。
作為會得到同樣的作用效果的構造，有圖79所示的被稱之為H型柵極的構造，和圖80所示的被稱之為源極帶的構造。
圖79所示的H型柵極，具有柵極寬度方向的兩方的端部都在長度方向上被擴展得大，變成為俯視圖形狀為H形的柵極電極12H，具有2個體接觸部分BD。
圖79所示的源極帶構造的構成為在源極區SR的一部分上配設帶狀的體接觸部分BD，體接觸部分BD的一端連接到柵極電極12的正下邊的溝道區上。
但是，在采用T型柵極構造或H型柵極構造的情況下，柵極-漏極間的寄生電容將增加一個與柵極電極的面積的增加量對應的量，存在著不適合于高速且穩定的動作的問題。本發明就是為消除上述那樣的問題而發明的，目的是在把SOI層的厚度形成得薄的SOI元件中，可以進行體固定，同時實現高速且穩定的動作。
本發明的第1方面的半導體元件的制造方法，是一種具備半導體襯底；配設在已按照順序淀積上埋入氧化膜和SOI層的SOI襯底的上述SOI層上邊的MOS晶體管；設置在上述SOI層的表面內，且可從外部進行電位固定的體接觸部分，上述MOS晶體管的柵極電極俯視圖形狀，具有柵極寬度方向的至少一方的端部向柵極長度方向擴展而構成柵極接觸焊盤的形狀，上述體接觸部分被設置在上述柵極接觸焊盤的柵極寬度方向的端部的外方的上述SOI層的表面內，并通過上述SOI層，電連到上述柵極電極下部的溝道形成區上，上述MOS晶體管的柵極絕緣膜，在柵極寬度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚的半導體元件的制造方法，包括如下的步驟選擇性地形成含有上述柵極絕緣膜的第2部分的上述第2厚度的絕緣膜的步驟(a)；使得連接到含有上述第2部分的上述第2厚度的絕緣膜上那樣地，在上述SOI層上邊，選擇性地形成含有上述柵極絕緣膜的第1部分的上述第1厚度的絕緣膜的步驟(b)，上述步驟(a)至少包括在將成為柵極接觸焊盤的下部的區域上，形成上述第2厚度的絕緣膜的步驟。
本發明的第2方面的半導體元件的制造方法，上述MOS晶體管，借助于雙氧化物工藝，并兼用形成具有厚度不同的第1和第2柵極絕緣膜的第1和第2MOS晶體管的步驟形成，上述步驟(a)，包括在上述雙氧化物工藝中，兼用在上述第1和第2柵極絕緣膜之內，形成厚度厚的一方的步驟，以形成含有上述柵極絕緣膜的第2部分的上述第2厚度的絕緣膜的步驟，上述步驟(b)，包括在上述雙氧化物工藝中，兼用在上述第1和第2柵極絕緣膜之內，形成厚度薄的一方的步驟，以形成含有上述柵極絕緣膜的第1部分的步驟。
本發明的第3方面的半導體元件的制造方法，還具備規定將成為上述MOS晶體管的形成區的有源區，同時還對上述MOS晶體管進行電隔離的槽隔離絕緣膜的步驟，上述(a)步驟，包括采用在形成上述槽隔離絕緣膜時剩下在上述SOI層上邊形成的輔助膜的底墊氧化膜而不除去的辦法，把它當作是含有上述柵極絕緣膜的第2部分的上述第2厚度的絕緣膜的步驟(a-1)。
本發明的第4方面的半導體元件的制造方法，上述MOS晶體管包括第1和第2MOS晶體管，上述步驟(a-1)被應用于形成含有上述第1和第2MOS晶體管的各自的第2部分的上述第2厚度的絕緣膜的步驟，上述第1和第2MOS晶體管的各自的上述第1部分，借助于雙氧化物工藝被形成為不同的厚度。
本發明的第5方面的半導體元件的制造方法，還具備形成規定將成為上述MOS晶體管的形成區的有源區、上述體接觸部分的形成區和上述有源區與上述體接觸部分的形成區之間的連接部分，同時對上述MOS晶體管進行電隔離的槽隔離絕緣膜的步驟，上述步驟(a)，包括在上述SOI層上邊形成將成為形成上述槽隔離絕緣膜時的輔助膜的多層膜的步驟(a-1)；使在上述多層膜上邊，至少含有上述柵極絕緣膜的第2部分的上述第2厚度的絕緣膜的形成區已變成為開口部分的光刻膠掩模圖形化的步驟(a-2)；用刻蝕法一直達到上述SOI層的表面為止，除去未被光刻膠掩模覆蓋起來的區域的步驟(a-3)；使已露出來的上述SOI層的表面氧化，形成比較厚的氧化膜，把與上述開口部分對應的區域的上述比較厚的氧化膜，當作含有上述柵極絕緣膜的第2部分的上述第2厚度的絕緣膜的形成區的步驟(a-4)，上述(a-1)，包括作為上述多層膜的最下層膜，在上述SOI層上邊，形成底墊氧化膜的步驟；上述步驟(b)，包括在上述步驟(a)之后執行，在除去了上述底墊氧化膜之后，在該區域上形成上述第1厚度的絕緣膜的步驟。
本發明的第6方面的半導體元件的制造方法，上述步驟(a-2)，包括使得在與上述槽隔離氧化膜的形成區對應的部分上也具有開口部分那樣地使上述光刻膠掩模圖形化的步驟，借助于上述光刻膠掩模的圖形化，自我匹配地決定上述MOS晶體管的柵極寬度。
本發明的第7方面的半導體元件的制造方法，上述步驟(a-3)包括使得上述SOI層變成為過刻蝕那樣地進行刻蝕的步驟。
本發明的第8方面的半導體元件的制造方法，上述步驟(a-3)包括借助于化學干法刻蝕除去上述底墊氧化膜的步驟。
本發明的第9方面的半導體元件的制造方法，包括用化學干法刻蝕進行上述SOI層的過刻蝕的步驟。
本發明的第10方面的半導體元件的制造方法，上述(a-3)步驟，包括一直到到達上述SOI層的表面為止，刻蝕與上述槽隔離氧化膜的形成區對應的部分的上述多層膜的步驟，在上述步驟(a)之后，還具備一直到到達上述埋入氧化膜為止對與上述槽隔離氧化膜的形成區對應的上述SOI層進行刻蝕，形成用來進行上述槽隔離氧化膜的形成的槽的步驟。
本發明的第11方面的半導體元件的制造方法，在上述步驟(a)之后，還具備在形成上述槽之前，在上述多層膜的表面和上述比較厚的氧化膜的表面上形成了絕緣膜之后，用各向異性刻蝕除去上述絕緣膜，在上述多層膜的側面上形成上述絕緣膜的襯墊的步驟，在剩下上述絕緣膜的襯墊的狀態下形成上述槽。
本發明的第12方面的半導體元件的制造方法，形成上述絕緣膜的襯墊的步驟，包括用CVD法形成硅氧化膜的步驟。
本發明的第13方面的半導體元件的制造方法，形成上述絕緣膜的襯墊的步驟，包括用CVD法形成硅氮化膜的步驟。
本發明的第14方面的半導體元件的制造方法，上述步驟(a-3)包括一直到到達上述SOI層的表面為止對與上述槽隔離氧化膜的形成區對應的部分的上述多層膜進行刻蝕的步驟，在上述步驟(a-3)和(a-4)之間，還具備一直到到達上述SOI層的表面為止對上述SOI層進行刻蝕，以形成用來進行上述槽隔離氧化膜形成時的槽的步驟。
本發明的第15方面的半導體元件的制造方法，在上述槽的形成之后，還包括使在上述槽的內壁上露出來的上述SOI層氧化的步驟。
本發明的第16方面的半導體元件的制造方法，還具備形成規定將成為上述MOS晶體管的形成區的有源區，同時對上述MOS晶體管進行電隔離的槽隔離絕緣膜的步驟，上述形成槽隔離氧化膜的步驟，包括準備規定上述有源區的第1掩模數據和規定上述體接觸部分的形成區的第2掩模數據的步驟，和準備規定上述槽隔離氧化膜的非形成區的第3掩模數據的步驟，上述準備第3掩模數據的步驟，具有對上述第1和第2掩模數據恰好規定尺寸進行負公差尺寸處理，變成為第1和第2負公差尺寸處理完畢數據，并輸入把該第1和第2負公差尺寸處理完畢數據之間連接起來的連接部分的數據的步驟。
本發明的第17方面的半導體元件的制造方法，是一種具備半導體襯底；配設在已按照順序淀積上埋入氧化膜和SOI層的SOI襯底的上述SOI層上邊的MOS晶體管；設置在上述SOI層的表面內，且可從外部進行電位固定的體接觸部分，上述MOS晶體管的柵極絕緣膜在柵極寬度方向上不具有氟的第1部分，和具有氟的第2部分的半導體元件的制造方法，具備如下的步驟使在上述SOI層上邊形成含有上述柵極絕緣膜的第2部分的具有氟的絕緣膜的區域已變成為開口部分的光刻膠掩模圖形化的步驟(a)；從上述開口部分向上述SOI層內離子注入氟離子的步驟(b)；和在除去了上述光刻膠掩模之后，使上述SOI層上邊氧化的步驟(c)。
本發明的第18方面的半導體元件的制造方法，是一種具備半導體襯底；配設在已按照順序淀積上埋入氧化膜和SOI層的SOI襯底的上述SOI層上邊的MOS晶體管；設置在上述SOI層的表面內，且可從外部進行電位固定的體接觸部分，上述MOS晶體管的柵極絕緣膜，在柵極寬度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚的半導體元件的制造方法，包括如下的步驟使在上述SOI層上邊，包括上述柵極絕緣膜的第1部分在內形成上述第1厚度的絕緣膜的區域已變成為開口部分的光刻膠掩模圖形化的步驟(a)；從上述開口部分向上述SOI層內離子注入氮離子的步驟(b)；和在除去了上述光刻膠掩模之后，在形成上述第2厚度的絕緣膜的條件下，使上述SOI層上邊氧化的步驟(c)。
本發明的第19方面的半導體元件，具備半導體襯底，配設在已按照順序淀積上埋入氧化膜和SOI層的SOI襯底的上述SOI層上邊的MOS晶體管，設置在上述SOI層的表面內，且可從外部進行電位固定的體接觸部分，上述MOS晶體管的柵極電極俯視圖形狀，具有柵極寬度方向的至少一方的端部向柵極長度方向擴展而構成柵極接觸焊盤的形狀，上述體接觸部分被設置在上述柵極接觸焊盤的柵極寬度方向的端部的外方的上述SOI層的表面內，并通過上述SOI層，電連到上述柵極電極下部的溝道形成區上，上述MOS晶體管的柵極絕緣膜，在柵極寬度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚，上述柵極絕緣膜的上述第2部分至少配設在上述柵極接觸焊盤的下部。
本發明的第20方面的半導體元件，包括上述柵極絕緣膜的上述第2部分，上述第2厚度的絕緣膜，被配設在上述柵極接觸焊盤的下部及其周圍。
本發明的第21方面的半導體元件，上述第2厚度的絕緣膜，一直配設到作為上述體接觸部分與上述溝道形成區之間的連接部分的上述SOI層的上部為止。
本發明的第22方面的半導體元件，作為上述體接觸部分與上述溝道形成區之間的連接部分的上述SOI層的柵極長度方向的長度，比把上述柵極電極的柵極長度和配設在上述柵極電極的側面上的側壁絕緣膜的寬度的2倍的長度加起來的長度短。
本發明的第23方面的半導體元件，作為上述體接觸部分與上述溝道形成區之間的連接部分的上述SOI層的柵極長度方向的長度，比上述柵極接觸焊盤的柵極長度方向的長度短。
本發明的第24方面的半導體元件，上述體接觸部分在上述MOS晶體管的源極區的柵極寬度方向的端緣部分外側的上述SOI層的表面內，與上述源極區相鄰地被設置成帶狀，包括上述柵極絕緣膜的上述第2部分，上述第2厚度的絕緣膜，配設在在上述MOS晶體管的柵極電極的柵極長度方向的2個端部之內已配設上帶狀的上述體接觸部分的一側。

圖1示出了本發明的實施例1的MOS晶體管的平面構成。
圖2示出了本發明的實施例1的MOS晶體管的剖面構成。
圖3是說明本發明的實施例1的MOS晶體管的制造步驟的說明圖。
圖4是說明本發明的實施例1的MOS晶體管的制造步驟的說明圖。
圖5是說明本發明的實施例1的MOS晶體管的制造步驟的說明圖。
圖6是說明本發明的實施例1的MOS晶體管的制造步驟的說明圖。
圖7是說明本發明的實施例1的MOS晶體管的制造步驟的說明圖。
圖8示出了本發明的實施例2的源極帶構造的MOS晶體管的平面構成。
圖9示出了本發明的實施例2的源極帶構造的MOS晶體管的平面構成。
圖10示出了本發明的實施例2的源極帶構造的MOS晶體管的平面構成。
圖11示出了本發明的實施例2的源極帶構造的MOS晶體管的平面構成。
圖12示出了本發明的實施例3的MOS晶體管的剖面構成。
圖13是說明本發明的實施例4的MOS晶體管的制造步驟的說明圖。
圖14是說明本發明的實施例4的MOS晶體管的制造步驟的說明圖。
圖15是說明本發明的實施例4的MOS晶體管的制造步驟的說明圖。
圖16是說明本發明的實施例4的MOS晶體管的制造步驟的說明圖。
圖17是說明本發明的實施例4的MOS晶體管的制造步驟的說明圖。
圖18是說明本發明的實施例4的MOS晶體管的制造步驟的說明圖。
圖19是說明本發明的實施例4的MOS晶體管的制造步驟的說明圖。
圖20是說明本發明的實施例4的制造方法應用例的說明圖。
圖21是說明本發明的實施例4的制造方法應用例的說明圖。
圖22是說明本發明的實施例4的制造方法應用例的說明圖。
圖23是說明本發明的實施例4的制造方法應用例的說明圖。
圖24是說明本發明的實施例4的制造方法應用例的說明圖。
圖25是說明本發明的實施例4的制造方法應用例的說明圖。
圖26是說明本發明的實施例4的制造方法應用例的說明圖。
圖27是說明本發明的實施例5的MOS晶體管的制造步驟的說明圖。
圖28是說明本發明的實施例5的MOS晶體管的制造步驟的說明圖。
圖29是說明本發明的實施例5的MOS晶體管的制造步驟的說明圖。
圖30是說明本發明的實施例5的MOS晶體管的制造步驟的說明圖。
圖31是說明本發明的實施例5的MOS晶體管的制造步驟的說明圖。
圖32是說明本發明的實施例5的MOS晶體管的制造步驟的說明圖。
圖33是本發明的實施例5的MOS晶體管的制造步驟的局部細節圖。
圖34示出了在本發明的實施例5的MOS晶體管的制造步驟中不實施SOI層的側壁氧化的步驟。
圖35是說明本發明的實施例5的MOS晶體管的制造步驟的變形例的說明圖。
圖36是說明本發明的實施例5的MOS晶體管的制造步驟的變形例的說明圖。
圖37是說明本發明的實施例5的MOS晶體管的制造步驟的變形例的說明圖。
圖38是說明本發明的實施例5的MOS晶體管的制造步驟的變形例的說明圖。
圖39是說明本發明的實施例5的MOS晶體管的制造步驟的變形例的說明圖。
圖40是說明本發明的實施例5的MOS晶體管的制造步驟的變形例的說明圖。
圖41是說明本發明的實施例5的MOS晶體管的制造步驟的變形例的說明圖。
圖42是說明本發明的實施例5的MOS晶體管的制造步驟的變形例的說明圖。
圖43是說明本發明的實施例5的MOS晶體管的制造步驟的平面圖。
圖44是說明本發明的實施例5的MOS晶體管的制造步驟的平面圖。
圖45是說明本發明的實施例5的MOS晶體管的制造步驟的平面圖。
圖46是說明本發明的實施例5的MOS晶體管的制造步驟的平面圖。
圖47是說明本發明的實施例5的MOS晶體管的制造步驟的平面圖。
圖48是說明本發明的實施例5的MOS晶體管的制造步驟的平面圖。
圖49是說明本發明的實施例5的MOS晶體管的優點的平面圖。
圖50是說明本發明的實施例5的MOS晶體管的平面結構的變形例的平面圖。
圖51是說明本發明的實施例5的MOS晶體管的制作的平面圖。
圖52是說明本發明的實施例5的MOS晶體管的制造方法的應用例的說明圖。
圖53是說明本發明的實施例5的MOS晶體管的制造方法的應用例的說明圖。
圖54是說明本發明的實施例5的MOS晶體管的制造方法的應用例的說明圖。
圖55是說明本發明的實施例5的MOS晶體管的制造方法的應用例的說明圖。
圖56是說明本發明的實施例5的MOS晶體管的制造方法的改良例的說明圖。
圖57是說明本發明的實施例5的MOS晶體管的制造方法的改良例的說明圖。
圖58是說明本發明的實施例5的MOS晶體管的制造方法的改良例的說明圖。
圖59是說明本發明的實施例5的MOS晶體管的制造方法的改良例的說明圖。
圖60是說明本發明的實施例5的MOS晶體管的制造方法的改良例的說明圖。
圖61示出了本發明的實施例6的MOS晶體管的平面構成。
圖62示出了本發明的實施例6的MOS晶體管的制造途中的剖面構成。
圖63示出了本發明的實施例6的MOS晶體管的制造途中的剖面構成。
圖64是說明本發明的實施例7的MOS晶體管的制造步驟的說明圖。
圖65是說明本發明的實施例7的MOS晶體管的制造步驟的說明圖。
圖66是說明本發明的實施例7的MOS晶體管的制造步驟的說明圖。
圖67是說明本發明的實施例7的MOS晶體管的制造步驟的說明圖。
圖68是說明雙氧化物工藝的說明圖。
圖69是說明雙氧化物工藝的說明圖。
圖70是說明雙氧化物工藝的說明圖。
圖71是說明雙氧化物工藝的說明圖。
圖72是說明雙氧化物工藝的說明圖。
圖73是說明雙氧化物工藝的流程圖。
圖74示出了一般的PTI構造的MOS晶體管的剖面構造。
圖75是說明現有的PTI構造的MOS晶體管的制造步驟的說明圖。
圖76是說明現有的PTI構造的MOS晶體管的制造步驟的說明圖。
圖77示出了現有的MOS晶體管的平面構成。
圖78示出了現有的MOS晶體管的平面構成。
圖79示出了現有的MOS晶體管的平面構成。
圖80示出了現有的MOS晶體管的平面構成。<A.實施例1>
<A-1.元件構成>
作為本發明的實施例1，圖1示出了具有T型柵極的MOS晶體管Q1的平面布局。
如圖1所示，MOS晶體管Q1具有柵極長度方向的一方的端部，在長度方向上擴展得大，變成為俯視圖形狀為T形的柵極電極12。
柵極電極12的字母T的頭部被稱之為柵極接觸焊盤GP，構成對柵極電極的電接觸部分。在柵極接觸焊盤GP的頂端外方配設體接觸部分BD。另外，在體接觸部分BD的SOI層3的表面內，將形成與源漏區導電類型相反的雜質區。
此外，含有源漏區SDR的有源區AR與體接觸部分BD連接起來，柵極接觸焊盤GP，配設在把源漏區SDR和體接觸部分BD連結起來的有源區AR的上邊。
另外，在圖1中，在柵極電極12之內，把電流流動得多的區域表示為R1，把相當于柵極接觸焊盤GP的區域表示為R2。
在圖2中，示出了在圖1中的B-B線處所取的剖面結構。如圖2所示，其構成為在由硅襯底1、埋入氧化膜2和SOI層3構成的SOI襯底上邊配設柵極電極12，柵極電極的正下邊的SOI層3，在MOS晶體管的導電類型為N型的情況下，比較低濃度(P-)地含有P型雜質，另一方面，體接觸部分BD則比較高濃度(P+)地含有P型雜質。另外，在MOS晶體管Q1的導電類型為P型的情況下，柵極電極的正下邊的SOI層3，比較低濃度(N-)地含有N型雜質，另一方面，體接觸部分BD則比較高濃度(N+)地含有N型雜質。
在這里，在柵極電極12的柵極接觸焊盤GP以外的部分和SOI層3之間，配設厚度1到5nm的柵極絕緣膜11，在柵極接觸焊盤GP與SOI層3之間，配設厚度5到15nm的柵極絕緣膜110。另外柵極絕緣膜11和柵極絕緣膜110已連接起來。
另外，在圖1中雖然把用來形成柵極絕緣膜110的掩模數據作為RX1示出，但是若使用掩模數據RX1，則柵極絕緣膜110不僅是柵極接觸焊盤GP的下部，還波及到體接觸部分BD上邊及其周圍。在這里掩模數據RX1呈現俯視圖矩形，其一邊被配設為使得向體接觸部分BD一側僅僅偏移長度α，而不會完全地與柵極接觸焊盤GP的源漏區一側的一邊重疊。這是考慮到實際的掩模對準時的偏移的結果。
<A-2.制造方法>
以下，用圖3到圖7對MOS晶體管Q1的制造方法進行說明。
首先，如圖3所示，準備由硅襯底1、埋入氧化膜2和SOI層3構成的SOI襯底，形成貫通SOI襯底的SOI層3到達埋入氧化膜2的完全槽隔離氧化膜FT，然后，規定作為有源區和體接觸部分的區域。
其次，在圖4所示的步驟中，在SOI層3上邊整個面上形成厚度5到15nm的柵極絕緣膜110。
其次，在圖5所示的步驟中，根據掩模數據使光刻膠掩模RM1圖形化，規定剩下柵極絕緣膜110的區域。然后，用濕法刻蝕除去未被光刻膠掩模RM1覆蓋起來的柵極絕緣膜110。
其次，在除去了光刻膠掩模RM1之后，在圖6所示的步驟中，在已露出來的SOI層3上邊借助于熱氧化形成厚度1到5nm的柵極絕緣膜110。
另外，在以下，用熱氧化形成的氧化膜，也可以用CVD法等形成。此外，在熱氧化中，除去使用氧化爐的方法之外，也有RTO(快速熱氧化)等的手法。在包括這些氧化膜形成工藝和變形例在內的意義上說，有時候也簡稱為氧化。
其次，在圖7所示的步驟中，在柵極絕緣膜11和110上邊使柵極電極12圖形化。另外，在柵極電極12的側面上也形成側壁絕緣膜13。
之后，采用進行目的為形成源漏區的雜質注入或目的為形成體接觸部分BD的雜質注入的辦法，完成MOS晶體管Q1。
<A-3.作用效果>
就象以上所說明的那樣，在實施例1的MOS晶體管Q1中，采用作成為在柵極寬度方向上，柵極絕緣膜的厚度不同的構成，把遍及SOI層3上邊的廣闊的面積地配設的柵極接觸焊盤GP的下部的柵極絕緣膜110的厚度形成得厚一些，把電流流動得多的區域R1的柵極絕緣膜11的厚度形成得薄一些的辦法，就可以變成為可進行體固定的構成，同時，還可以減小柵極-漏極間的寄生電容，可以得到低功耗且可高速而穩定地動作的MOS晶體管。
此外，SOI層3的厚度為10到100nm，雖然是被稱之為薄膜SOI層的厚度，但是，由于要借助于完全槽隔離氧化膜FT規定有源區AR和體接觸部分BD，故不會發生起因與槽深度的不均一的那些缺憾。
如上所述，在難于進行由PTI構造進行的體固定的薄膜SOI層中，由厚膜實施的體固定是有效的。另外，柵極絕緣膜和槽隔離氧化膜即便是材質相同，配設圖形也完全不同。例如，雖然在體接觸部分BD上邊不會形成槽隔離氧化膜，但是厚膜柵極絕緣膜卻可以延伸到體接觸部分BD上邊。
此外，由于柵極絕緣膜11和110用熱氧化法形成，故膜厚的限制性良好而且不均一小，故可以促進歸因于形成柵極絕緣膜11和110而實現的SOI層3的薄膜化。
另外，在上邊所說的實施例1中，雖然例示的是T型柵極，但是，也可以作成為使得柵極接觸焊盤，在柵極電極的寬度方向的兩端設置的H型的柵極中，加厚該2個柵極接觸焊盤的下部的柵極絕緣膜的厚度，這是不言而喻的。
<B.實施例2>
<B-1.元件構成>
作為本發明的實施例2，圖8到圖11示出了源極帶構造的MOS晶體管Q2到Q5的平面構成。
所謂源極帶構造，是這樣的構造在源極區SR的一部分上配設帶狀的體接觸部分BD，體接觸部分BD的一端，連接到柵極電極12的正下邊的溝道區上，在圖8中，在N型MOS晶體管Q2中，沿著與設置有柵極電極12的柵極接觸焊盤GP的一側相反的一側的源極區的端緣部分配設體接觸部分BD，體接觸部分BD的端部連接到柵極電極12的正下邊的溝道區上。例外，體接觸部分BD的導電類型是P型。
圖9，在P型的MOS晶體管Q3中，沿著與設置有柵極電極12的柵極接觸焊盤GP的一側相反的一側的源極區的端緣部分配設體接觸部分BD，體接觸部分BD的端部連接到柵極電極12的正下邊的溝道區上。例外，體接觸部分BD的導電類型是N型。
另外，在MOS晶體管Q2和Q3中，柵極電極12的電流流動得多的柵極絕緣膜的厚度被形成得薄，在體接觸部分BD與溝道區之間的連接部分的上部，設置有厚的柵極絕緣膜，在圖8和圖9中，把用來形成厚的柵極絕緣膜的掩模數據作為RX1示出。在這里掩模數據RX1，考慮到掩模形成時的偏移而配設為使得從源極區的端緣部分向與柵極接觸焊盤GP相反一側僅僅偏移長度α。
此外，與體接觸部分BD接觸的溝道區，只延伸到柵極電極12的柵極長度的中央部分附近為止，這是因為要防止漏極區DR與源極區SR之間的電短路的緣故。另外，在圖8和圖9中，示出的是給溝道區加上了陰影。
此外，在圖10中，在N型MOS晶體管Q4中，沿著已設置有柵極電極12的柵極接觸焊盤GP的一側的源極區SR的端部外側配設體接觸部分BD，體接觸部分BD的端部已連接到柵極電極12的正下邊的溝道區上。另外，體接觸部分BD的導電類型是P型。
在圖11中，在P型MOS晶體管Q5中，沿著已設置有柵極電極12的柵極接觸焊盤GP的一側的源極區SR的端部外側配設體接觸部分BD，體接觸部分BD的端部已連接到柵極電極12的正下邊的溝道區上。另外，體接觸部分BD的導電類型是N型。
另外，在MOS晶體管Q4和Q5中，柵極電極12的電流流動得多的柵極絕緣膜的厚度被形成得薄，在體接觸部分BD與溝道區之間的連接部分的上部，設置有厚的柵極絕緣膜，在圖10和圖11中，把用來形成厚的柵極絕緣膜的掩模數據作為RX3示出。在這里掩模數據RX3，考慮到掩模形成時的偏移而配設為使得從源極區的端緣部分向與柵極接觸焊盤GP相反一側僅僅偏移長度α。
<B-2.作用效果>
就象以上所說明的那樣，在實施例2的MOS晶體管Q2到Q5中，在源極帶構造中，采用在體接觸部分BD與溝道區之間的連接部分的上部設置厚的柵極絕緣膜，把電流流動得多的區域的柵極絕緣膜的厚度形成得薄一些的辦法，就可以變成為可進行體固定的構成，同時，還可以減小柵極-漏極間的寄生電容，可以得到低功耗且可高速而穩定地動作的MOS晶體管。
<C.實施例3>
<C-1.元件構成>
作為本發明的實施例3，在圖12中示出了MOS晶體管Q11、Q12和Q13的剖面構成。
如圖12所示，MOS晶體管Q11到Q13，被配設在由硅襯底1、埋入氧化膜2和SOI層3構成的1塊SOI襯底上邊。
在圖12中，MOS晶體管Q11，在由完全槽隔離氧化膜FT規定的SOI層3上邊，具有中間存在著厚度比較薄的(例如，厚度1到5nm的)柵極絕緣膜111配設的柵極電極12。
此外，MOS晶體管Q13，在由完全槽隔離氧化膜FT規定的SOI層3上邊，具有中間存在著厚度比較厚的(例如，厚度3到15nm的)柵極絕緣膜112配設的柵極電極12。
這樣一來，MOS晶體管Q12，就變成為在由完全槽隔離氧化膜FT規定的SOI層上邊，在柵極寬度方向上，厚度比較薄的柵極絕緣膜111和厚度比較厚的柵極絕緣膜112進行連接的構成，具有中間存在著該柵極絕緣膜111和112地配設的柵極電極12，此外，在設置柵極絕緣膜112的一側的柵極電極12的端部的外方的SOI層3的表面內，設置體接觸部分BD。
在這里，MOS晶體管Q11，是例如柵極電壓為0.5到2.0V的低電壓晶體管，MOS晶體管Q15，是例如柵極電壓為1.5到5.0V的高電壓晶體管，MOS晶體管Q12，是在實施例1和2中說明過的可體固定的晶體管。
把象上述那樣，在共同的半導體襯底上邊形成柵極絕緣膜的厚度不同的2種MOS晶體管的工藝，叫做雙氧化物工藝。
用雙氧化物工藝，在共同的半導體襯底上邊形成柵極絕緣膜的厚度不同的低電壓晶體管和高電壓晶體管這種做法在現有技術中也已經實用化，如果在MOS晶體管Q12的柵極絕緣膜111和112的形成步驟中兼用這些柵極絕緣膜的形成步驟，則無須追加新的制造步驟就可以形成MOS晶體管Q12，因而可以抑制造價的增加。
另外，可體固定的MOS晶體管Q12，適合于在要求高速且穩定的動作的電路部分中的使用。
就是說，在象MOS晶體管Q11和Q13那樣的懸浮晶體管中，存在著延遲時間的頻率依賴之類的懸浮體效應的問題，需要設定寬的定時寬裕量，對于那些定時重要的關鍵通路來說是不適用的，相對于此，不存在懸浮體效應的問題的MOS晶體管Q12等的體固定晶體管則適合于在關鍵通路中的使用。此外，體固定晶體管對動態電路等也是合適的。
但是，由于要設置體接觸部分BD，故需要寬的配設區，在不要求高速且穩定的動作的電路部分的情況下，采用使用象MOS晶體管Q11或Q13那樣的懸浮晶體管的辦法，可以促進半導體集成電路的小型化。
另外，至于低電壓晶體管和高電壓晶體管的一般性的構成和制造方法將在后邊進行說明。
<C-2.作用效果>
就象以上說明的MOS晶體管Q11到Q13那樣，采用在共同的SOI襯底上邊，構成柵極絕緣膜的厚度不同的2種MOS晶體管，和在柵極寬度方向上，厚度比較薄的柵極絕緣膜和厚度比較厚的柵極絕緣膜連接起來的可體固定的晶體管的辦法，無須追加新的制造步驟，就可以得到3種MOS晶體管。
<D.實施例4>
<D-1.制造方法>
在用圖3到圖7說明的MOS晶體管Q1的制造方法中，需要用來形成厚的柵極絕緣膜110的步驟，如果采用以下說明的手法，則可以削減厚的柵極絕緣膜的形成步驟。
以下，用圖13到圖19說明實施例4的制造方法。
首先，如圖13所示，準備SOI襯底，在SOI襯底的SOI層3上邊，形成氧化膜4。該氧化膜4是所謂的底墊氧化膜(焊盤氧化膜)，其厚度要加到后邊形成的厚的柵極絕緣膜上。
其次，在氧化膜4上邊用CVD法，形成多晶硅膜21，在多晶硅膜21上邊，用CVD法形成氮化膜22。氧化膜4、多晶硅膜21和氮化膜22，由于為了形成隔離氧化膜而起著輔助性的作用，故有時候也稱之為輔助膜。另外，也可以不設置多晶硅膜21。
然后，用光刻膠掩模RM2把與MOS晶體管的形成區對應的氮化膜22上邊的區域覆蓋起來。
接著，在圖14所示的步驟中，以光刻膠掩模RM2為刻蝕掩模，借助于干法刻蝕或濕法刻蝕選擇性地除去氮化膜22和多晶硅膜21。
然后，以圖形化后的氮化膜22為刻蝕掩模，除去未被氮化膜22覆蓋的氧化膜4和SOI層3，使得僅僅在MOS晶體管的形成區上剩下氮化膜22、多晶硅膜21、氧化膜4和SOI層3的疊層膜99。
然后，借助于熱氧化，在SOI層3和多晶硅膜21的已露出來的側面上，形成側壁氧化膜41。
其次，在圖15所示的步驟中，在襯底整個面上都用HDP(高密度等離子體)-CVD法形成了氧化膜(SiO2)HX并被覆上多層膜99之后，用CMP(化學機械拋光)處理使氧化膜HX平坦化，以使氮化膜22的最上面露出來。
在這里，HDP-CVD法，比起一般的等離子體CVD來使用密度高1到2個數量級的的等離子體，邊同時進行濺射和淀積，邊淀積氧化膜，可以得到膜質良好的氧化膜。
其次，在圖16所示的步驟中，采用借助于濕法刻蝕削減氧化膜HX的厚度，用熱氧化除去氮化膜22，然后除去多晶硅膜21的辦法，得到在被完全槽隔離氧化膜FT規定的SOI層3上邊剩下氧化膜4的構成。
在這里，多晶硅膜21的除去，既可以使用堿性溶液，例如KOH(氫氧化鉀)溶液或氨與過氧化氫水之間的混合溶液的濕法刻蝕，也可以使用與氧化膜之間具有選擇性的干法刻蝕。
接著，使得把氧化膜4上邊的規定區域覆蓋起來那樣地使光刻膠掩模RM3圖形化。被該光刻膠掩模RM3覆蓋起來的區域，將變成為厚的柵極絕緣膜的區域。
其次，在圖17所示的步驟中，借助于濕法刻蝕，除去未被光刻膠掩模RM3覆蓋起來的區域的氧化膜4。
其次，在圖18所示的步驟中，在借助于柵極氧化形成了薄的柵極絕緣膜11后，使柵極電極12圖形化。這時，要使得柵極電極12的柵極寬度方向的一方的端部嚙合到氧化膜4上邊那樣地形成柵極電極12。
借助于以上的步驟，就可以得到在柵極寬度方向上，厚度比較薄的柵極絕緣膜11和厚度比較厚的柵極絕緣膜4進行連接的構成，就可以得到中間存在著該柵極絕緣膜11和4地配設的柵極電極12。
此外，在要設置柵極絕緣膜4的一側的柵極電極12的端部的外方的SOI層3的表面內，設置體接觸部分BD。
另外，在圖18中，雖然示出的是在體接觸部分BD上邊形成了薄的柵極絕緣膜11的構成，但是，如圖19所示，也可以作成為在體接觸部分BD上邊也形成柵極絕緣膜4的構成。采用變更圖16所示的光刻膠掩模RM3的圖形化的辦法，可以任意地設定要剩下柵極絕緣膜4的區域。
<D-2.作用效果>
倘采用以上所說明的實施例4的制造方法，由于把厚的柵極絕緣膜兼用作底墊氧化膜，故可以削減厚柵極絕緣膜的形成步驟，可以因簡化步驟而得以抑制制造成本的增加。
<D-3.應用例>
此外，倘采用實施例4的制造方法，則可以在共通的SOI襯底上邊，用簡化后的制造步驟形成柵極絕緣膜的厚度不同的2種MOS晶體管，和在柵極寬度方向上，厚度比較薄的柵極絕緣膜和厚度比較厚的柵極絕緣膜連接起來的可體固定的2種MOS晶體管這么4種MOS晶體管，可以抑制制造成本的增加。
以下，用本身為按照順序示出了制造步驟的剖面圖的圖20到圖26，說明該手法。
首先，經由用圖13到圖16說明的步驟，如圖20所示，得到由完全槽隔離氧化膜FT規定的SOI層3的多個區域上邊形成了氧化膜4的構成。另外，氧化膜4的厚度為7到30nm。
在這里，SOI層3的多個區域，被區別為區域LV1、LV2、HV1和HV2。區域LV1和LV2，是形成例如柵極電壓為0.5到2.0的低電壓晶體管的區域，它們在低電壓區域LVR內形成。
此外，區域HV1和HV2，是形成例如柵極電壓為1.5到5.0的高電壓晶體管的區域，它們在高電壓區域HVR內形成。
其次，在圖21所示的步驟中，使得把區域LV2和HV2的氧化膜4上邊的規定區域覆蓋起來那樣地使光刻膠掩模RM4圖形化。該要被光刻膠掩模RM4覆蓋起來的區域，是將成為厚的柵極絕緣膜的區域。
然后，借助于使用用氟酸(HF)的濕法刻蝕，除去未被光刻膠掩模RM4覆蓋起來的區域的氧化膜4。
其次，在除去了光刻膠掩模RM4之后，在圖22所示的步驟中，借助于柵極氧化在露出來的SOI層3上邊形成柵極絕緣膜11B。另外，柵極絕緣膜11B的厚度為3到10nm。
其次，在圖23所示的步驟中，使得把高電壓區域HVR的整個區域、和區域LV2的氧化膜4上邊的規定區域覆蓋起來那樣地，使光刻膠掩模RM5圖形化。在這里，之所以要在區域LV2的氧化膜4上邊也形成光刻膠掩模RM5，是為了僅僅剩下要用光刻膠掩模RM5覆蓋起來的部分的氧化膜4的緣故，采用作成為在圖21所示的步驟中，把氧化膜4剩下得比最終需要的區域要寬一些，在圖23所示的步驟中，使氧化膜4縮減到最終所需要的區域內那樣地構成的辦法，就可以防止歸因于光刻膠掩模RM5的對準偏差，在區域LV2中，最終所需要的氧化膜4的面積的減小。
其次，在圖24所示的步驟中，借助于使用氟酸(HF)等的濕法刻蝕，除去未被光刻膠掩模RM5覆蓋起來的區域的氧化膜4。
其次，在除去了光刻膠掩模RM5之后，在圖25所示的步驟中，借助于柵極氧化在露出來的SOI層3上邊形成柵極絕緣膜11A。另外，柵極絕緣膜11A的厚度為1到5nm。
其次，在圖26所示的步驟中，在區域LV1、LV2、HV1和HV2的每一個區域上使柵極電極12圖形化。這時，在區域LV2和HV2中，要使得柵極電極12的柵極寬度方向的一方的端部嚙合到氧化膜4上邊那樣地形成柵極電極12。
借助于以上的步驟，在區域LV1和HV1中，可以得到具有柵極絕緣膜11A和11B的懸浮晶體管QL1和QH1，在區域LV2中，可以得到在柵極寬度方向上，最薄的柵極絕緣膜11A和最厚的柵極絕緣膜4連接起來的可體固定的晶體管QL2，在區域HV2中，則可以得到在柵極寬度方向上，中間厚度的柵極絕緣膜11B與厚度最厚的柵極絕緣膜4連接起來的可體固定的晶體管QH2，借助于簡化后的制造步驟，可以得到共計4種MOS晶體管。
另外，在要設置晶體管QL2和QH2的柵極絕緣膜4的一側的柵極電極12的端部的外方的SOI層3的表面內，設置體接觸部分BD。
在這里，例如在氧化膜4的厚度為7.2nm的情況下，在圖22所示的步驟中，當借助于柵極氧化形成厚度3.5nm的柵極絕緣膜11B后，歸因于該柵極氧化而增加的氧化膜4的厚度約為0.3nm左右，氧化膜4的厚度則沒什么大的變化。
<E.實施例5>
雖然在用圖1和圖2說明的實施例1或用圖8到圖11說明的實施例2中，在有源區的SOI層上邊整個面地形成了厚的柵極絕緣膜之后，用掩模圖形規定要剩下厚的柵極絕緣膜的區域，但是，用以下作為實施例5說明的制造方法，也可以得到厚的柵極絕緣膜。
<E-1.制造方法>
用本身為按照順序示出了制造步驟的剖面圖的圖27到圖33，說明實施例5的制造方法。
首先，如圖27所示，準備SOI襯底，在SOI襯底3上邊形成氧化膜4。該氧化膜4是所謂的底墊氧化膜(焊盤氧化膜)。
其次，在氧化膜4上邊，用CVD法，形成多晶硅膜21，在多晶硅膜21上邊，用CVD法形成氮化膜22。另外，氧化膜4、多晶硅膜21和氮化膜22，由于為了形成隔離氧化膜而起著輔助性的作用，故有時候也稱之為輔助膜。另外，也可以不設置多晶硅膜21。
然后，用光刻膠掩模RM6把與MOS晶體管的有源區AR和體接觸部分的形成區BR對應的氮化膜22上邊的區域覆蓋起來。
這時，使得在后邊要形成厚似的柵極絕緣膜的區域XR變成為開口部分OP那樣地，使光刻膠掩模RM6圖形化。
接著，以光刻膠掩模RM6為刻蝕掩模，借助于干法刻蝕或濕法刻蝕選擇性地除去氮化膜22和多晶硅膜21。
然后，以圖形化后的氮化膜22為刻蝕掩模，除去未被氮化膜22覆蓋起來的氧化膜4和SOI層3，僅僅在MOS晶體管的有源區AR、體接觸部分的形成區BR上剩下氮化膜22、多晶硅膜21和氧化膜4的疊層膜991和992。區域XR將變成為下部OP1，SOI層3在其底部上露出來。
另外，多層膜991的寬度W，與后邊要形成的MOS晶體管的柵極寬度對應。
其次，在除去了光刻膠掩模RM6之后，在圖28所示的步驟中，進行熱氧化，在含有開口部分OP1的底面的SOI層3的表面上形成厚度10到40nm的熱氧化膜5。這時，結果就變成為在多晶硅層21的已露出來的側壁上也會形成氧化膜41(側壁氧化)。
其次，在圖29所示的步驟中，形成光刻膠掩模RM7，使得僅僅把MOS晶體管的有源區AR、體接觸部分的形成區BR和厚的柵極絕緣膜的形成區XR覆蓋起來。該光刻膠掩模RM7，具有規定后邊要形成的完全槽隔離氧化膜的形成區的開口圖形，結果變成為在未被光刻膠掩模RM7覆蓋起來的區域上形成完全槽隔離氧化膜。
然后，采用以光刻膠掩模RM7為刻蝕掩模，除去未被光刻膠掩模RM7覆蓋起來的區域的氧化膜5和SOI層3的辦法，形成氮化膜22、多晶硅膜21、氧化膜4和SOI層3的多層膜993。
在這里，在圖29中，光刻膠掩模RM7并沒有完全地把氮化膜22上邊覆蓋起來，這是考慮到在實際的工藝中光刻膠掩模RM7會產生重疊偏差的緣故。另外，即便是假定光刻膠掩模RM7如上所述產生了重疊偏差，由于存在著氮化膜22，故作為刻蝕掩模發揮作用，MOS晶體管的柵極寬度，由區域BR的氮化膜22的寬度決定，不會受光刻膠掩模RM7的重疊偏差的影響。
其次，在除去了光刻膠掩模RM7之后，在圖30所示的步驟中，進行熱氧化，在SOI層3的要露出的側壁上形成厚度3到30nm的氧化膜42(側壁氧化)。然后，在襯底整個面上都用HDP-CVD法形成了氧化膜(SiO2)HX并被覆上多層膜993之后，用CMP處理使氧化膜HX平坦化，以使氮化膜22的最上面露出來。借助于此，結果就變成為向后邊要形成的完全槽隔離氧化膜的區域IR和區域XR的開口部分OP1內填充氧化膜HX。
其次，在圖31所示的步驟中，采用借助于濕法刻蝕削減氧化膜HX的厚度，用熱氧化除去氮化膜22，然后除去多晶硅膜21的辦法，得到在被完全槽隔離氧化膜FT規定的SOI層3上邊剩下氧化膜4的構成。
在這里，多晶硅膜21的除去，既可以使用堿性溶液，例如KOH(氫氧化鉀)溶液或氨與過氧化氫水之間的混合溶液的濕法刻蝕，也可以使用與氧化膜之間具有選擇性的干法刻蝕。
然后，在圖32所示的步驟中，在除去了底墊氧化膜4之后，在MOS晶體管的有源區AR和體接觸部分的形成區BR上邊，形成氧化膜4A。該氧化膜4A將變成為柵極絕緣膜，其厚度可從例如1到10nm的范圍內選擇。接著，在有源區AR的氧化膜4A上邊使柵極電極12圖形化。這時，要圖形化為使得柵極電極12的柵極寬度方向的一方的端部嚙合到氧化膜5上邊，另一方的端部則嚙合到完全槽隔離氧化膜FT上邊，要在區域BR的氧化膜4A上邊形成的部分將作為實質上的柵極起作用。另外，氧化膜5也可以稱之為柵極絕緣膜，構成用氧化膜4A和5連接起來的柵極絕緣膜。之后，采用借助于源漏雜質注入形成源漏區，此外，借助于向要設置柵極絕緣膜5的一側的柵極電極12的端部的外方的SOI層3的表面內進行的雜質注入，形成體接觸部分BD的辦法，就可以得到MOS晶體管Q21。
另外，在以上的說明中，就如用圖30說明的那樣，示出的是要在SOI層3的側壁上形成氧化膜42的例子，在圖33中示出的是圖30中的區域D的詳細構成。
如圖33所示，如果要在SOI層3的側壁上形成氧化膜42，則有時候會形成浸入到SOI層3的底面與埋入氧化膜2之間的氧化膜421。如果形成了氧化膜421，就會給SOI層3加上機械應力，成為電流漏泄的原因。
于是，也可以作成為采用在圖29所示的步驟之后，在除去了光刻膠掩模RM7之后，不進行熱氧化，而是變成為在襯底整個面上用HDP-CVD法形成氧化膜(SiO2)HX，把多層膜993覆蓋起來的辦法，如圖34所示，得到SOI層3的側壁未被氧化的構成。
但是，歸因于為要形成圖29所示的完全槽隔離氧化膜而進行的刻蝕，在SOI層3的側壁已受到損傷的情況下，有時候該損傷會變成為電流漏泄的根由，所以在該情況下，理想的是要進行側壁氧化以防止電流漏泄。
因此，最為理想的是考慮起因于在SOI層3的側壁上已經形成的氧化膜4的電流漏泄與SOI層3的側壁的刻蝕損傷形成的電流漏泄之間折中妥協關系，來決定在該情況下是否要進行側壁氧化。
<E-1-1.變形例1>
也可以采用以下要說明的圖35到圖37所示的步驟，取代圖28和圖29所示的步驟。
就是說，在實施了用圖27說明的步驟之后，除去光刻膠掩模RM6，而代之以如圖35所示形成光刻膠掩模RM8，使得僅僅把MOS晶體管的有源區AR、體接觸部分的形成區BR和厚的柵極絕緣膜的形成區XR覆蓋起來。
其次，在圖36所示的步驟中，采用以光刻膠掩模RM8為刻蝕掩模，除去未被光刻膠掩模RM8覆蓋起來的區域的氧化膜4和SOI層3的辦法，形成氮化膜22、多晶硅膜21、氧化膜4和SOI層3的多層膜993。
其次，在除去了光刻膠掩模RM8之后，在圖37所示的步驟中，進行熱氧化，在SOI層3的表面上形成厚度10到40nm的氧化膜5，同時，在多晶硅膜21和SOI層3的已露出來的側壁上形成氧化膜41和42(側壁氧化)。
另外，如果采用上述手法，由于可以在氧化膜5的形成的同時進行SOI層3的側壁氧化，故可以得到使制造步驟簡化的優點，但是，另一方面，由于不可能變成為使得不進行SOI層3的側壁氧化的那種選擇，故在采用上述手法時，理想的是考慮到上邊所說的與電流漏泄之間的折中妥協的關系后再做決定。
<E-1-2.變形例2>
也可以采用以下要說明的圖38到圖40所示的步驟，取代圖27到圖29所示的步驟。
就是說，如圖38所示，在SOI襯底上邊形成氮化膜22、多晶硅膜21、氧化膜4的多層膜，并用光刻膠掩模RM6把與MOS晶體管的形成區對應的氮化膜22上邊的區域覆蓋起來。
這時，要使光刻膠掩模RM6圖形化為使得后邊要形成厚的柵極絕緣膜的區域XR變成為開口部分OP。
然后，以光刻膠掩模RM6為刻蝕掩模，借助于干法刻蝕或濕法刻蝕選擇性地除去氮化膜22和多晶硅膜21。
然后，以圖形化后的氮化膜22為刻蝕掩模，除去未被氮化膜22覆蓋起來的氧化膜4和SOI層3，僅僅在MOS晶體管的有源區AR、體接觸部分的形成區BR上剩下氮化膜22、多晶硅膜21和氧化膜4的疊層膜991和992。區域XR將變成為下部OP1，SOI層3在其底部上露出來。另外，這時，借助于過刻蝕還除去若干SOI層3。其除去厚度最大約為50nm左右。此外，由于一個一個地依次對氮化膜22、多晶硅膜21和氧化膜4進行刻蝕，故與PTI的形成不同，在SOI層3的過刻蝕量方面難于出現不均一。
其次，在圖39所示的步驟中，采用形成光刻膠掩模RM8，使得僅僅把MOS晶體管的有源區AR、體接觸部分的形成區BR和厚的柵極絕緣膜的形成區XR覆蓋起來，以光刻膠掩模RM8為刻蝕掩模，除去未被光刻膠掩模RM8覆蓋起來的區域的氧化膜4和SOI層3的辦法，形成氮化膜22、多晶硅膜21、氧化膜4和SOI層3的多層膜993。
其次，在除去了光刻膠掩模RM8之后，在圖4O所示的步驟中，進行熱氧化，在SOI層3的表面上形成厚度10到40nm的氧化膜5，同時，在多晶硅膜21和SOI層3的已露出來的側壁上形成氧化膜41和42(側壁氧化)。
在這里，氧化膜5，由于在SOI層3的過刻蝕后的部分上形成，故具有易于加厚其厚度的特征。
另外，也可以作成為在實施了圖38所示的步驟后，使開口部分OP1之內氧化以形成氧化膜5。
此外，在圖27和圖38所示的步驟中，雖然說明的是借助于干法刻蝕或濕法刻蝕選擇性地除去氮化膜22和多晶硅膜21，然后，以圖形化后的氮化膜22為刻蝕掩模，除去氧化膜4和SOI層3，但是，在除去氧化膜4和SOI層3時，如果使用化學干法刻蝕(CDE)之類的刻蝕損傷小的刻蝕技術，則不會給SOI層3的表面造成損傷，此外，在進行過刻蝕的情況下，過刻蝕量的控制性也會變得良好起來。
在這里，所謂CDE，是在特定的氣體氣氛中，或者在進行了壓力控制的真空容器中進行的干法刻蝕的1種形態，是作為刻蝕物質使用化學性能活潑的原子團，而且使用使形成性能活潑的原子團的部分和進行刻蝕的部分分離開來的裝置進行的一種刻蝕。
另外，有人報道了作為刻蝕物質，使用從CF4氣體與O2氣的混合氣體的等離子體中得到的氟(F)原子團的例子(參看株式會社PressJournal發行，月刊Semiconductor Wold 1994.1 P64～P67)。
<E-1-3.變形例3>
此外，也可以作成為在在SOI襯底上邊形成了氮化膜22、多晶硅膜21和氧化膜4的多層膜之后，首先，進行規定完全槽隔離氧化膜的形成區的刻蝕。
就是說，如圖41所示，在SOI襯底上邊形成的氮化膜22、多晶硅膜21和氧化膜4的多層膜上邊，形成具有規定完全槽隔離氧化膜的形成區的開口圖形的光刻膠掩模RM9，除去未被光刻膠掩模RM9覆蓋起來的區域的氮化膜22、多晶硅膜21、氧化膜4和SOI層3。
然后，在圖42所示的步驟中，在SOI襯底的整個面上形成已圖形化為使得僅僅后邊要形成厚的柵極絕緣膜的區域XR才變成為開口部分OP的光刻膠掩模RM10，以光刻膠掩模RM10為刻蝕掩模，除去氮化膜22、多晶硅膜21和氧化膜4，形成開口部分OP1。
然后，采用使開口部分OP1內氧化的辦法形成氧化膜5的步驟，可以采用用圖37說明的步驟，或用圖40說明的步驟。
<E-2.平面布局>
以下，用圖43到圖46對在用圖27到圖32說明的各個步驟中的平面布局的一個例子進行說明。
圖43示出了在圖27所示的步驟中使用的光刻膠掩模RM6的平面布局，在與MOS晶體管的有源區AR和體接觸部分的形成區BR對應的區域上分別配設形狀不同的光刻膠，除此之外的區域則變成為開口部分。另外，已配設上光刻膠的區域將變成為所謂的場區。此外，在圖43中，把規定含有有源區AR(未畫出來)的場區的掩模數據模式性地表示為FM1，把規定含有體接觸部分的形成區BR(未畫出來)的掩模數據模式性地表示為FM2。另外，掩模數據FM1和FM2之間，就象用圖27說明的那樣，將變成為厚的柵極絕緣膜的形成區。
圖44示出了在圖29所示的步驟中使用的光刻膠掩模RM7的平面布局，在與MOS晶體管的有源區AR、后邊要形成厚的柵極絕緣膜的區域XR和體接觸部分的形成區BR對應的區域上配設連續的光刻膠，除此之外的區域則變成為開口部分。另外，已配設上光刻膠的區域和用由掩模數據FM1和FM2規定的虛線圍起來的區域之外的區域，將變成為所謂的完全槽隔離氧化膜的形成區。另外，在圖44中，把規定完全槽隔離氧化膜的非形成區FTR的掩模數據模式性地表示為FTM。
圖45示出了用來形成在圖32所示的步驟中形成的柵極電極12的光刻膠掩模RM11(在圖32中沒畫出來)的平面布局，僅僅在要形成柵極電極12的部分上配設光刻膠。
圖46示出了用以上所說明的光刻膠掩模RM6、RM7和RM11形成的MOS晶體管Q1的平面布局。
在圖46中，示出了具備含有源漏區的有源區AR和柵極電極12的MOS晶體管Q21，和在柵極電極12的柵極接觸焊盤GP一側的在柵極寬度方向上設置的體接觸部分BD。
在這里，圖47示出了把規定向有源區AR進行注入的源漏區雜質的注入區和規定向體接觸部分BD進行注入的雜質的注入區的掩模數據SDM和BM，重疊到圖46上的模式圖。
在圖47中，用掩模數據SDM和BM表示的矩形區域將變成為光刻膠的開口部分。另外，理想的是把掩模數據BM設定為使得柵極焊盤GP的頂端達到掩模數據BM的區域內。如果柵極焊盤GP的頂端達不到掩模數據BM的區域內，由于源漏雜質將被導入到體接觸部分BD和有源區AR之間的SOI層內，上述理想的作法就是為了防止這種現象的發生。
另外，在要形成注入掩模的情況下，取決于光刻膠的材質的不同，有2種形成方法。
就是說，有下述2種方法在用CAD等設計好應注入雜質的區域后，制作以該區域以外的區域為遮光部分的反掩模，用該反掩模使正型光刻膠曝光形成開口優先掩模的方法，和在用CAD等設計好應注入雜質的區域后，制作把該區域原封不動地當作掩模上邊的遮光部分的正掩模，用該正掩模使負型光刻膠曝光形成開口優先掩模的方法。
另外，在圖47中，雖然示出的是柵極電極12的柵極焊盤GP一側的、在柵極寬度方向外方設置體接觸部分BD的構成，但是，也是使柵極電極12反轉過來的平面布局。圖48示出了該平面布局。
<E-3.作用效果>
倘采用以上所說明的實施例的制造方法，在采用用輔助膜形成完全槽隔離氧化膜的手法的情況下，則可以作成為在柵極寬度方向上柵極絕緣膜的厚度不同的構成，可以在遍及SOI層3上邊的寬闊的面積配設的柵極接觸焊盤GP的下部上，形成厚的柵極絕緣膜5，對于電流流動得多的區域的柵極絕緣膜來說，采用把厚度形成得薄的辦法，在是可體固定的構成的同時，還可以減小柵極-漏極間的寄生電容，可以得到低功耗且可高速而穩定的動作的MOS晶體管。
此外，可以得到就如在圖28中作為多層膜991的寬度W示出的那樣，MOS晶體管的柵極寬度，可以用1次的照相制版工藝自我匹配地(單元對準)地決定的、柵極寬度的不均一小的MOS晶體管。
此外，作為體固定的MOS晶體管的平面布局，雖然B.W.Min等人也發表了(2001 IEEE International SOI Conference p71，72)圖49所示的那樣的構造，但是，在該構成中，存在著形成在源極-漏極間的電流漏泄通路的可能性。
就是說，在圖49中，在有源區101與體接觸區域103之間配設有部分槽隔離氧化膜102，柵極電極104只延伸到部分槽隔離氧化膜102上邊的途中為止。因此，在進行了源漏注入的情況下，就存在著這樣的可能性源漏雜質也被導入到柵極電極12的頂端和體接觸區域103之間的區域X(陰影部分)的槽隔離區域102的下部的SOI層內，并通過區域X，在源漏間發生電流漏泄。
為了防止該現象的發生，就必須把區域X的SOI層的雜質(導電類型與源漏雜質相反)的濃度形成得高，使得即便是用注入進來的源漏雜質也不能進行補償。這樣的話，源漏雜質層或在其下部形成的耗盡層就難于到達埋入氧化膜2，就不能再享受本身為SOI元件的特征的結電容小的好處。此外，即便是假定源漏雜質層或耗盡層到達埋入氧化膜2，如果溝道區的雜質濃度高，則結電容增大，仍不能享受SOI元件的好處。
但是，倘采用圖47或圖48所示的本實施例的平面布局，則不會發生這樣的問題。
<E-4.平面布局的變形例>
在圖47所示的平面布局中，完全槽隔離氧化膜的非形成區FTR的俯視圖形狀是T形，與T形的腳部對應的部分的柵極長度方向的長度，雖然設定為比柵極電極12的柵極接觸焊盤GP的柵極長度方向的長度長，但是，如圖50所示，也可以把與T形的腳部對應的部分的柵極長度方向的長度作成為比柵極電極12的柵極接觸焊盤GP的柵極長度方向的長度短。
采用象這樣地構成的辦法，結果就變成為可以用柵極接觸焊盤GP把體接觸部分BD與有源區AR之間的連接部分覆蓋起來，就可以防止在源漏雜質注入時被導入到該連接部分內。
<E-5.關于掩模數據的半自動生成>
就如用圖43到圖45說明的那樣，雖然在圖46所示的MOS晶體管的平面布局的制作中至少需要光刻膠掩模RM6、RM7和RM11這3塊光刻膠掩模，但是，通過采用以下的手法，就可以簡便地得到用來形成光刻膠掩模RM7的掩模數據FTM。
就是說，規定完全槽隔離氧化膜的非形成區的掩模數據FTM，可以采用使用規定有源區AR的掩模數據FM1和規定體接觸部分的形成區BR的掩模數據FM2的辦法半自動地制作。
圖51模式性地示出了掩模數據FTM的半自動生成方法，采用對掩模數據FM1和FM2進行負公差尺寸恰好為ε處理的辦法，就可以半自動地得到掩模數據FTM1和FTM2(負公差尺寸處理完畢數據)，采用輸入這些數據和掩模數據FTM1和FTM2之間的掩模數據FTM3(體接觸區域和有源區之間的連接部分的數據)的辦法，就可以得到規定完全槽隔離氧化膜的非形成區FTR的掩模數據FTM(換句話說，規定完全槽隔離氧化膜的形成區的掩模數據)。借助于此，就可以簡便地得到掩模數據FTM。
在這里，所謂負公差尺寸處理，是使作為對象的數據各向同性地恰好減小規定的量的處理，例如，如果設為(L31 UN0.1微米)，則在規定當初的場數據(叫做L31)為矩形區域的情況下，意味著4個邊中的每一個邊各向內側移動0.1微米。
<E-6.應用例>
作為以上所說明的實施例5的制造方法的應用例，用本身為按照順序示出制造步驟的剖面圖的圖52到圖55，對形成柵極絕緣膜的厚度不同的2種MOS晶體管的方法，進行說明。
首先，經過用圖27到圖31說明的步驟，如圖52所示，得到在由完全槽隔離氧化膜FT規定的SOI層3的2個區域R10和R20上邊形成氧化膜5的構成。另外，氧化膜5的厚度為10到40nm。
其次，在圖53所示的步驟中，對區域R10和R20的已露出來的SOI層3進行柵極氧化，形成柵極絕緣膜11B。另外，柵極絕緣膜11B的厚度為3到10nm。
其次，在圖54所示的步驟中，使光刻膠掩模RM21圖形化為把區域R20覆蓋起來，并借助于使用氟酸(HF)的濕法刻蝕，除去未被光刻膠掩模RM21覆蓋起來的區域R10的柵極絕緣膜11B。
其次，在除去了光刻膠掩模RM21之后，在圖55所示的步驟中，借助于柵極氧化在已露出來的SOI層3上邊形成柵極絕緣膜11A。另外，柵極絕緣膜11A的厚度為1到5nm。
以下，采用經歷用圖32說明的步驟的辦法，就可以得到柵極絕緣膜的厚度不同的2種MOS晶體管。
<E-7.改良例>
雖然把有源區和規定該有源區的完全槽隔離氧化膜之間的邊界叫做場邊沿，但是在要把柵極電極配設到該場邊沿上邊的情況下，當起因于制造步驟在場邊沿部分上形成了凹坑等時，有時候因柵極電極會陷入到那里而發生被稱之為所謂的柵極卷纏的現象。
以下，用本身為按照順序示出制造步驟的剖面圖的圖56到圖58，對防止該柵極卷纏的制造方法進行說明。
首先，在經歷用圖27和圖28說明的步驟，在SOI層3的表面上形成厚度10到40nm的氧化膜5，同時借助于側壁氧化在多晶硅層21的已露出來的側壁上，也形成氧化膜41。然后，在圖56所示的步驟中，用CVD法在SOI襯底的整個面上形成厚度5到20nm的氧化膜4。
其次，在圖57所示的步驟中，把光刻膠掩模RM21形成為使得把MOS晶體管的有源區AR、體接觸部分的形成區BR和厚的柵極絕緣膜的形成區XR覆蓋起來。這一點與圖29所示的光刻膠掩模RM7是相同的。
然后，采用以光刻膠掩模RM12為刻蝕掩模，除去被光刻膠掩模RM12覆蓋起來的區域的氧化膜5和45，以及SOI層3的辦法，形成氮化膜22、多晶硅膜21、氧化膜4和SOI層3的多層膜993。另外，在氮化膜22和多晶硅膜21的側壁上要剩下氧化膜45。
之后，采用經歷用圖30和圖31說明的步驟的辦法，就可以得到圖58所示的構成。
如圖58所示，在本身為完全槽隔離氧化膜FT與有源區AR之間的邊界的場邊沿部分、完全槽隔離氧化膜FT與體接觸部分的形成區BR之間的邊界部分處形成氧化膜的膜厚局部地變厚的隆起部分MP。
該隆起部分MP相當于用熱氧化形成的氧化膜5端緣部分，用熱氧化形成的氧化膜5，由于刻蝕速率比用HDP-CVD法形成的氧化膜HX還小，故在用圖31說明的氧化膜HX的濕法刻蝕中，結果就變成為剩下氧化膜5的端緣部分隆起的樣子。
另外，在隆起部分MP中，從完全槽隔離氧化膜FT的端部開始用寬度d1表示的區域，是在上部已形成了氧化膜45的區域，是氧化膜HX的刻蝕的影響更小的區域。因此，可以說氧化膜45，是用來增大隆起部分MP的襯墊。
如上所述，采用有意識地在場邊沿部分上形成氧化膜的隆起部分的辦法，即便是在柵極電極嚙合到場邊沿上邊的情況下，也可以防止柵極的卷纏。
另外，在以上的說明中，雖然例示的是在經歷了用圖27和圖28說明的步驟后，用CVD法在SOI襯底的整個面上形成氧化膜的例子，但是，也可以作成為作為襯墊形成氮化膜而不形成氧化膜。
圖59示出了在經歷了用圖27和圖28說明的步驟后，用CVD法在SOI襯底的整個面上形成了氮化膜46后，借助于各向異性刻蝕出去了氮化膜6后的狀態，在氮化膜22和多晶硅膜21的側面上剩下有氮化膜46。
在該狀態下，如圖60所示，把光刻膠掩模RM13形成為使得僅僅把MOS晶體管的有源區AR、體接觸部分是形成區BR和厚的柵極絕緣膜的形成區XR覆蓋起來。這與圖29所示的光刻膠掩模RM7是相同的。
然后，采用以光刻膠掩模RM13為刻蝕掩模除去未被光刻膠掩模RM13覆蓋起來的區域的氧化膜5和45、SOI層3的辦法，形成氮化膜22、多晶硅膜21、氧化膜4和SOI層3的多層膜993。另外，氮化膜46則保持殘留在氮化膜22和多晶硅膜21的側壁上的原狀不變。
然后，采用經歷有圖30和圖31所示的步驟的辦法，就可以得到圖58所示的構成。
<F.實施例6>
在用圖1說明的實施例1的MOS晶體管Q1的平面布局中，示出的構成是掩模數據RX1的一邊，被配設為使得向體接觸部分BD一側僅僅偏移長度α，而不會完全地與柵極接觸焊盤GP的源漏區一側的一邊重疊。
但是，在該情況下，柵極接觸焊盤GP的一部分，由于結果變成為在薄的柵極絕緣膜上邊形成，故在該區域中寄生電容有可能要增大。
在本發明的實施例6中，對排除這樣的可能性的MOS晶體管的平面布局和制造方法進行說明。
<F-1.平面布局>
如圖61所示，在MOS晶體管Q1A中，厚的柵極絕緣膜的掩模數據RX1的一邊被配設為使得向有源區AR一側僅僅偏移長度β，而不會完全地與柵極接觸焊盤GP的源漏區一側的一邊重疊。除此之外，對于那些與用圖1說明的MOS晶體管Q1同一的構成，賦予同一標號而省略重復的說明。
在這里，長度β可以用從柵極接觸焊盤GP的有源區AR一側的端緣部分到掩模數據RX1的有源區AR一側的端緣部分的長度定義。
通過采用這樣的平面布局，由于結果變成為柵極接觸焊盤GP全部在厚的柵極絕緣膜上邊形成，故在是可體固定的構成的同時，又可以減小柵極-漏極間的寄生電容，可以得到能夠以低功耗而且高速而穩定的動作的MOS晶體管。
<F-2.雜質注入時的一些考慮>
如果采用圖61所示的平面布局，則在圖61的A區域(陰影區域)，就是說，在柵極長度狹窄，在柵極電極12的下部存在著厚的柵極絕緣膜的區域中，在源極-漏極間，就有可能會發生電流漏泄。
為防止該電流漏泄，在圖61中的A區域中，應考慮盡可能地減少LDD(低摻雜區)注入(擴展注入)時的注入雜質。
圖62示出了LDD注入時的圖61中的C-C線處的向視方向剖面圖(就是說A區域的剖面圖)的構成。如圖62所示，在柵極電極12的下部和從柵極的兩個側面開始在柵極長度方向上在長度γ的范圍內，配設厚的柵極絕緣膜110。
因此，在形成低摻雜區層(或源漏擴展層)時，采用用與有源區AR中的注入能相同的能量注入雜質的辦法，就可以借助于厚的柵極絕緣膜110來阻止注入雜質，使圖61的A區域的SOI層3中的注入雜質量變得比有源區AR中的SOI層3的注入雜質量還少，因而可以減少電流漏泄。
這樣的制造步驟上的考慮，在采用圖47和圖48所示的構成，以及圖50所示的構成的情況下也是有效的。
此外，采用考慮在圖61所示的A區域中盡可能地減少源漏注入時的注入雜質的辦法，可以減少源極-漏極間的電流漏泄。
圖63示出了源漏注入時的圖61中的C-C線處所取的剖面結構。
如圖61所示，在柵極電極12的側面上，雖然可以形成側壁絕緣膜13，但是，在側壁絕緣膜13的形成時，采用作成為使得側壁絕緣膜13的寬度δ變成為比表示厚的柵極絕緣膜110的形成范圍的γ的長度還長(γδ)的辦法，就可以抑制把源漏雜質導入到柵極絕緣膜110的下部的SOI層3之內的情況。
說得更具體點，例如，如果設γ的長度為30nm，采用把寬度δ作成為50nm的辦法，就可以達到目的。
此外，如果換一種視點，只要使厚的柵極絕緣膜110的下部的SOI層的柵極長度方向的長度形成得比柵極電極12的柵極長度(Lg)與側壁絕緣膜13的寬度(δ)的2倍的長度加在一起的長度短即可。
<F-3.作用效果>
如上所述，采用極力防止把LDD注入的雜質和源漏注入的雜質導入到柵極長度狹窄、在柵極電極12的下部存在著厚的柵極絕緣膜的區域的SOI層3中去的辦法，就可以減小電流漏泄。
此外，如圖61所示，厚的柵極絕緣膜110，也可以一直延伸到體接觸部分BD上邊為止，這一點將成為與不會延伸到體接觸部分BD上邊的槽隔離氧化膜之間的配設圖形方面的差異。
<G.實施例7>
在實施例1、2和實施例5所示的制造方法中，為要得到在柵極寬度方向上柵極絕緣膜的厚度不同的構成，至少進行了2次的氧化步驟，如果采用以下要說明的實施例7的手法，則用1次的氧化步驟，就可以在柵極寬度方向上，得到柵極絕緣膜的厚度不同的構成。
<G-1.制造方法>
首先，如圖64所示，準備由硅襯底1、埋入氧化膜2和SOI層3構成的SOI襯底，形成貫通SOI襯底的SOI層3到達埋入氧化膜2的完全槽隔離氧化膜FT，然后，規定作為有源區和體接觸部分的區域。
接著，例如根據圖1所示的掩模數據RX1使光刻膠掩模RM31圖形化。在光刻膠掩模RM31中，開口部分OP1的形成區，與厚的柵極絕緣膜的形成區對應。
然后，從光刻膠掩模RM31上邊向SOI層3內注入氟離子。這時的注入條件為注入能10到50keV，劑量1×1014到1×1015/cm2。
其次，在除去了光刻膠掩模RM31之后，采用在形成薄的柵極絕緣膜的條件下進行熱氧化的辦法，如圖65所示，在已注入了氟離子的SOI層3的區域上邊，形成在電學物理特性方面厚度實效地厚的柵極絕緣膜110，在已被光刻膠掩模RM31覆蓋起來的SOI層3的區域上邊形成薄的柵極絕緣膜11。
這是因為已注入到SOI層3中的氟，歸因于向氧化膜中擴散而氧化膜的介電系數減小，使厚度在電學物理特性方面實效地增厚的緣故。
另外，實際上厚度并不象圖65的柵極絕緣膜110那樣地增厚。
此外，也可以利用在已注入了氮的SOI層上邊可以形成薄的氧化膜這一現象。
就是說，根據L.K.Han等人(IEDM97 p64 3～p646)的報道，當向硅襯底內注入5×1014/cm2以上的氮時，在其上邊形成的氧化膜的厚度，與非注入的情況下比較可以薄到50％以上。
因此，在圖66所示的步驟中，例如，根據圖1所示的掩模數據RX1使光刻膠掩模RM32圖形化。在光刻膠掩模RM32中，開口部分OP2的形成區，與薄的柵極絕緣膜的形成區對應。
然后，從光刻膠掩模RM32上邊向SOI層3內注入氮離子。這時的注入條件為注入能3到30keV，劑量5×1014/cm2以上。
其次，在除去了光刻膠掩模RM32之后，采用在形成厚的柵極絕緣膜的條件下進行熱氧化的辦法，如圖67所示，在已注入了氟離子的SOI層3的區域上邊，形成薄的柵極絕緣膜11，在已被光刻膠掩模RM31覆蓋起來的SOI層3的區域上邊形成厚的柵極絕緣膜110。
另外，在該情況下的薄的柵極絕緣膜11的厚度將變成為厚的柵極絕緣膜110的一半左右。
<G-2.作用效果>
如上所述，采用向SOI層3中選擇性地離子注入氟或氮的辦法，就可以用1次的氧化步驟，在柵極寬度方向上，得到柵極絕緣膜的膜厚不同的構成。
另外，當向硅層中注入氟或氮后，由于在硅層內會產生微量的晶體缺陷，且該缺陷起著壽命殺手的作用，故在體固定的SOI元件中也具有提高體固定能力的效果。
<H.關于低電壓晶體管和高電壓晶體管>
以下，用圖68到圖72，對高電壓晶體管和低電壓晶體管的制造方法進行說明。
首先，如圖68所示，在硅襯底等的半導體襯底201上邊，形成膜厚比較厚的絕緣膜202。
接著，如圖69所示，形成圖形化為使得把高電壓動作區A1覆蓋起來的光刻膠203，以光刻膠203為掩模對絕緣膜202進行刻蝕處理，除去在低電壓動作區A2上邊形成的絕緣膜202。
然后，如圖70所示，采用除去光刻膠203并在整個面上形成膜厚比較薄的絕緣膜的辦法，在低電壓動作區A2上邊形成絕緣膜204，同時使高電壓動作區A1的絕緣膜202的膜厚增加若干。然后，向整個面上淀積導電層105。
接著，如圖71所示，選擇性地對導電層205進行刻蝕，在高電壓動作區A1上邊形成柵極絕緣膜61和柵極電極62，同時在低電壓動作區A2上，形成柵極絕緣膜71和柵極電極72。這時，柵極絕緣膜61的膜厚形成得比柵極絕緣膜71更厚，柵極電極62的柵極長度形成得比柵極電極72更長。此外，在用第1光刻膠(在圖72中未畫出來)把低電壓動作區A2覆蓋起來，同時僅僅向高電壓動作區A1內注入雜質離子64，進行形成將成為LDD區的基礎的雜質擴散區63的第1LDD注入處理，在用第2光刻膠(在圖71中未畫出來)把高電壓動作區A1覆蓋起來，同時僅僅向低電壓動作區A2內注入雜質離子74，進行形成將成為LDD區的基礎的雜質擴散區73的第2LDD注入處理。
如上所述，用不同的步驟進行第1和第2個LDD注入，通常，雜質擴散區63就可以形成得比雜質擴散區73更深。另外，在第1和第2個LDD注入處理中，也可以同時執行目的為形成凹坑(pocket)區的凹坑注入處理。
接著，如圖72所示，采用依次形成將成為上層、下層的側壁的絕緣層(側壁絕緣膜)以進行內刻蝕的辦法，在高電壓動作區A1中，在柵極電極62的側面上形成由上層側壁65和下層側壁66構成的側壁絕緣膜，同時，在低電壓動作區A2中，在柵極電極72的側面上形成由上層側壁75和下層側壁76構成的側壁絕緣膜。
此外，在高電壓動作區A1中，以柵極電極62、上層側壁65和下層側壁66為掩模，在低電壓動作區A2中，以柵極電極72、上層側壁75和下層側壁76為掩模，進行來自于上方的雜質離子55的注入，執行源漏區形成處理，在高電壓動作區A1內形成源漏區67和LDD區68(側壁65、66下邊的雜質擴散區63)，在低電壓動作區A2上形成源漏區77和LDD區78(側壁75、76下邊的雜質擴散區73)。
結果是，在高電壓動作區A1內，形成由柵極絕緣膜61、柵極電極62、上層側壁65、下層側壁66、源漏區62、LDD區68構成的高電壓MOS晶體管Q101，在高電壓動作區A2內，形成由柵極絕緣膜71、柵極電極72、上層側壁75、下層側壁76、源漏區72、LDD區78構成的DI4電壓MOS晶體管Q102。另外，這里所說的高電壓MOS晶體管意味著用3.3V左右動作的主要用做輸入輸出的MOS晶體管，所謂低電壓晶體管，則意味著用1.8V左右動作的主要用來進行邏輯動作的MOS晶體管。
用圖73所示的流程圖對利用上邊所說的制造方法得到的CMOS構造的半導體元件的情況下的制造步驟進行說明。
另外，在圖72中所示的流程圖示出了高電壓動作區A1和低電壓動作區A2這雙方上都已經形成了柵極絕緣膜和柵極電極后的處理步驟。
首先，在步驟S1中執行對低電壓NMOS晶體管的LDD注入處理，在步驟S2中執行對高電壓PMOS晶體管的LDD注入處理，在步驟S3中執行對低電壓NMOS晶體管的LDD注入處理，在步驟S4中執行對高電壓PMOS晶體管的LDD注入處理。
步驟S1到S4的處理順序是不同的，在步驟S1、S2的每一者中，也可以同時執行目的為形成凹坑區的凹坑注入處理。
其次，在步驟S5中執行使用濕法處理(濕法刻蝕，包括使用液體的清洗)的前處理。作為使用濕法的前處理，例如有RCA清洗等。所謂RCA清洗，意味著同時進行由NH4OH/H2O2進行的處理和由HCl/H2O2進行的處理。
接著，在步驟S6中形成了下層側壁膜之后，在步驟S7中形成了上層側壁膜之后，進行內刻蝕和HF(氟酸)處理等的后處理，在所有的MOS晶體管的柵極電極的側面上形成側壁。
然后，在步驟S8中，執行對所有(高電壓和低電壓)的NMOS晶體管的源極區形成處理，在步驟S9中，執行對所有的PMOS晶體管的源漏區形成處理。另外，步驟S8、S9中的處理順序是不同的。
如上所述，在一個半導體襯底上邊形成低電壓晶體管和高電壓晶體管的技術已經確立起來，采用把用圖12說明的實施例3的手法，和用圖20到圖26說明的實施例4的手法組合到該技術內的辦法，就可以以簡化的步驟得到多種MOS晶體管。倘采用本發明的第1方面的半導體元件的制造方法，則可以得到在柵極寬度方向上具有第1厚度的第1部分和第2厚度的第2部分，兩者已連接起來的半導體元件，例如，采用使遍及SOI層上邊的廣闊的面積地配設的柵極接觸焊盤的下部的柵極絕緣膜的厚度變厚，使電流流動得多的區域的柵極絕緣膜的厚度變薄的辦法，就可以在形成可體固定的構成的同時，得到低功耗而且可以高速而穩定的動作的MOS晶體管。
倘采用本發明的第2方面的半導體元件的制造方法，采用借助于雙氧化物工藝、并兼用形成具有厚度不同的第1和第2柵極絕緣膜的第1和第2MOS晶體管的步驟來形成在柵極寬度方向上具有第1厚度的第1部分和具有第2厚度的第2部分的柵極絕緣膜的辦法，就不需要追加新的制造步驟，因而可以抑制成本的增加。
倘采用本發明的第3方面的半導體元件的制造方法，由于在形成槽隔離氧化膜時采用剩下在SOI層上邊形成的輔助膜的底墊氧化膜而不除去的辦法，形成含有柵極絕緣膜的第2部分的第2厚度的絕緣膜，故可以削減厚的柵極絕緣膜的形成步驟，可以簡化步驟，抑制造價的增加。
倘采用本發明的第4方面的半導體元件的制造方法，由于在第1和第2MOS晶體管的制造步驟中，把底墊氧化膜兼用做含有柵極絕緣膜的第2部分的第2厚度的絕緣膜，故可以削減厚的柵極絕緣膜的形成步驟，可以簡化步驟，抑制造價的增加。
倘采用本發明的第5方面的半導體元件的制造方法，則在采用用輔助膜形成槽隔離氧化膜的情況下，可以得到在柵極寬度方向上具有第1厚度的第1部分和第2厚度的第2部分，兩者已連接起來的半導體元件，例如，采用使遍及SOI層上邊的廣闊的面積地配設的柵極接觸焊盤的下部的柵極絕緣膜的厚度變厚，使電流流動得多的區域的柵極絕緣膜的厚度變薄的辦法，就可以在形成可體固定的構成的同時，得到低功耗而且可高速而穩定的動作的MOS晶體管。
倘采用本發明的第6方面的半導體元件的制造方法，由于可以用一次的照相制版工藝自我匹配地決定MOS晶體管的柵極寬度，故可以得到柵極寬度的波動小的MOS晶體管。
倘采用本發明的第7方面的半導體元件的制造方法，由于使得變成為過刻蝕那樣地對SOI層進行刻蝕，并在那里形成氧化膜，故可以容易地使其厚度形成得厚。
倘采用本發明的第8方面的半導體元件的制造方法，由于用化學干法刻蝕進行SOI層的過刻蝕，故對SOI層的刻蝕損傷小。
倘采用本發明的第9方面的半導體元件的制造方法，由于用化學干法刻蝕進行SOI層的過刻蝕，故過刻蝕量的控制性良好。
倘采用本發明的第10方面的半導體元件的制造方法，則可以形成完全槽隔離氧化膜。
倘采用本發明的第11方面的半導體元件的制造方法，可以采用目的為形成完全槽隔離氧化膜的槽形成之前，先在多層膜的側面上形成絕緣膜的襯墊的辦法，在本身為完全槽隔離氧化膜與有源區之間的邊界的場邊沿部分處形成氧化膜的厚度局部變化的隆起部分，即便是在要把柵極電極嚙合到場邊沿上邊的情況下，也可以防止柵極的卷纏。
倘采用本發明的第12方面的半導體元件的制造方法，則可以提供得到絕緣膜的襯墊的具體的方法。
倘采用本發明的第13方面的半導體元件的制造方法，則可以提供得到絕緣膜的襯墊的具體的方法。
倘采用本發明的第14方面的半導體元件的制造方法，則可以在形成厚的氧化膜之前，形成目的為形成完全槽隔離氧化膜的槽。
倘采用本發明的第15方面的半導體元件的制造方法，由于要對在槽的內壁上露出來的SOI層進行氧化膜，故歸因于目的為形成槽的刻蝕，即便是SOI層的側壁受到了損傷的情況下，也可以防止將成為電流漏泄的原因的現象的發生。
倘采用本發明的第16方面的半導體元件的制造方法，則可以用規定有源區的第1掩模數據和規定體接觸部分形成區的第2掩模數據，簡便地得到規定槽隔離氧化膜的非形成區的第3掩模數據。
倘采用本發明的第17方面的半導體元件的制造方法，采用使已注入到SOI層內的氟，擴散到氧化膜中去的辦法減小氧化膜的介電系數，使電學物理方面實效性的厚度變厚。因此，由于可以在已注入了氟離子的SOI層的區域上邊形成電學物理性方面實效性地厚的柵極絕緣膜，在已被光刻膠掩模覆蓋起來的SOI層的區域上邊形成實效性地薄的柵極絕緣膜，故可以用一次的氧化步驟形成厚度不同的氧化膜，可以簡化制造步驟。
倘采用本發明的第18方面的半導體元件的制造方法，由于可以在已注入了氮離子的SOI層的區域上邊形成薄的柵極絕緣膜，在已被光刻膠掩模覆蓋起來的SOI層的區域上邊形成厚的柵極絕緣膜，故可以用一次的氧化步驟形成厚度不同的氧化膜，可以簡化制造步驟。
倘采用本發明的第19方面的半導體元件的制造方法，例如，采用使遍及SOI層上邊的廣闊的面積地配設的柵極接觸焊盤的下部的柵極絕緣膜的厚度變厚，使電流流動得多的區域的柵極絕緣膜的厚度變薄的辦法，就可以在形成可體固定的構成的同時，得到低功耗而且可以高速而穩定的動作的MOS晶體管。
倘采用本發明的第20方面的半導體元件的制造方法，由于可以在柵極接觸焊盤的下部及其周圍配設厚的柵極絕緣膜，故可以防止形成源極-漏極間的電流漏泄通路。
倘采用本發明的第21方面的半導體元件的制造方法，由于可以把第2厚度的絕緣膜配設在一直到作為體接觸部分與溝道形成區之間的連接部分的SOI層的上部，故可以防止不需要的雜質注入到連接部分內。
倘采用本發明的第22方面的半導體元件的制造方法，由于作為體接觸部分與溝道形成區之間的連接部分的SOI層的柵極長度方向的長度，比把柵極電極的長度與要配設在柵極電極的側面上的側壁絕緣膜的寬度的2倍的長度加起來的長度短，故可以極力防止向柵極長度狹窄，在柵極電極12的下部存在著厚的柵極絕緣膜的區域的SOI層中，導入LDD注入的雜質和源漏注入的雜質，可以減小電流漏泄。
倘采用本發明的第23方面的半導體元件的制造方法，由于作為體接觸部分與溝道形成區之間的連接部分的SOI層的柵極長度方向的長度，比柵極接觸焊盤的柵極長度方向的長度短，故結果就變成為連接部分被柵極接觸焊盤覆蓋起來，在進行源漏雜質注入時，就可以防止被導入到該部分中來。
倘采用本發明的第24方面的半導體元件的制造方法，在源極帶構造中，結果就變成為在體接觸部分與溝道形成區之間的連接部分的上部設置厚的柵極絕緣膜，采用使柵極電極的電流流動得多的區域的柵極絕緣膜的厚度形成得薄的辦法，就可以在形成可體固定的構成的同時，得到低功耗而且可以高速而穩定的動作的MOS晶體管。
權利要求
1.一種半導體元件的制造方法，該半導體元件具有半導體襯底；配設在依次層積了埋入氧化膜和SOI層的SOI襯底的上述SOI層上邊的MOS晶體管；設置在上述SOI層的表面內，且可從外部進行電位固定的體接觸部分，上述MOS晶體管的柵極電極俯視圖形狀，具有柵極寬度方向的至少一方的端部向柵極長度方向擴展而構成柵極接觸焊盤的形狀，上述體接觸部分被設置在上述柵極接觸焊盤的柵極寬度方向的端部的外方的上述SOI層的表面內，并通過上述SOI層，電連到上述柵極電極下部的溝道形成區上，上述MOS晶體管的柵極絕緣膜，在柵極寬度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚，該方法包括如下的步驟(a)在上述SOI層上邊，選擇性地形成含有上述柵極絕緣膜的第2部分的上述第2厚度的絕緣膜的步驟；(b)使得連接到含有上述第2部分的上述第2厚度的絕緣膜上那樣地，在上述SOI層上邊，選擇性地形成含有上述柵極絕緣膜的第1部分的上述第1厚度的絕緣膜的步驟，上述步驟(a)至少包括在將成為柵極接觸焊盤的下部的區域上，形成上述第2厚度的絕緣膜的步驟。
2.根據權利要求1所述的半導體元件的制造方法，上述MOS晶體管，借助于雙氧化物工藝，并兼用形成具有厚度不同的第1和第2柵極絕緣膜的第1和第2MOS晶體管的步驟形成，上述步驟(a)，包括在上述雙氧化物工藝中，兼用在上述第1和第2柵極絕緣膜之內，形成厚度厚的一方的步驟，以形成含有上述柵極絕緣膜的第2部分的上述第2厚度的絕緣膜的步驟，上述步驟(b)，包括在上述雙氧化物工藝中，兼用在上述第1和第2柵極絕緣膜之內，形成厚度薄的一方的步驟，以形成含有上述柵極絕緣膜的第1部分的步驟。
3.根據權利要求1所述的半導體元件的制造方法，還具備規定將成為上述MOS晶體管的形成區的有源區，同時還對上述MOS晶體管進行電隔離的槽隔離絕緣膜的步驟，上述(a)步驟，包括(a-1)采用在形成上述槽隔離絕緣膜時剩下在上述SOI層上邊形成的輔助膜的底墊氧化膜而不除去的辦法，把它當作是含有上述柵極絕緣膜的第2部分的上述第2厚度的絕緣膜的步驟。
4.根據權利要求3所述的半導體元件的制造方法，上述MOS晶體管包括第1和第2MOS晶體管，上述步驟(a-1)被應用于形成含有上述第1和第2MOS晶體管的各自的第2部分的上述第2厚度的絕緣膜的步驟，上述第1和第2MOS晶體管的各自的上述第1部分，借助于雙氧化物工藝被形成為不同的厚度。
5.根據權利要求1所述的半導體元件的制造方法，還具備形成規定將成為上述MOS晶體管的形成區的有源區、上述體接觸部分的形成區和上述有源區與上述體接觸部分的形成區之間的連接部分，同時對上述MOS晶體管進行電隔離的槽隔離絕緣膜的步驟，上述步驟(a)，包括(a-1)在上述SOI層上邊形成將成為形成上述槽隔離絕緣膜時的輔助膜的多層膜的步驟；(a-2)使在上述多層膜上邊，至少含有上述柵極絕緣膜的第2部分的上述第2厚度的絕緣膜的形成區已變成為開口部分的光刻膠掩模圖形化的步驟；(a-3)用刻蝕法一直達到上述SOI層的表面為止，除去未被光刻膠掩模覆蓋起來的區域的步驟；(a-4)在已露出來的上述SOI層的表面上，形成比較厚的氧化膜，把與上述開口部分對應的區域的上述比較厚的氧化膜，當作含有上述柵極絕緣膜的第2部分的上述第2厚度的絕緣膜的形成區的步驟，上述(a-1)，包括作為上述多層膜的最下層膜，在上述SOI層上邊，形成底墊氧化膜的步驟；上述步驟(b)，包括在上述步驟(a)之后執行，在除去了上述底墊氧化膜之后，在該區域上形成上述第1厚度的絕緣膜的步驟。
6.根據權利要求5所述的半導體元件的制造方法，上述步驟(a-2)，包括使得在與上述槽隔離氧化膜的形成區對應的部分上也具有開口部分那樣地使上述光刻膠掩模圖形化的步驟，借助于上述光刻膠掩模的圖形化，自我匹配地決定上述MOS晶體管的柵極寬度。
7.根據權利要求5所述的半導體元件的制造方法，上述步驟(a-3)包括使得上述SOI層變成為過刻蝕那樣地進行刻蝕的步驟。
8.根據權利要求5所述的半導體元件的制造方法，上述步驟(a-3)包括借助于化學干法刻蝕除去上述底墊氧化膜的步驟。
9.根據權利要求7所述的本發明的半導體元件的制造方法，包括用化學干法刻蝕進行上述SOI層的過刻蝕的步驟。
10.根據權利要求5所述的半導體元件的制造方法，上述(a-3)步驟，包括一直到到達上述SOI層的表面為止，刻蝕與上述槽隔離氧化膜的形成區對應的部分的上述多層膜的步驟，在上述步驟(a)之后，還具備一直到到達上述埋入氧化膜為止對與上述槽隔離氧化膜的形成區對應的上述SOI層進行刻蝕，形成用來進行上述槽隔離氧化膜的形成的槽的步驟。
11.根據權利要求10所述的半導體元件的制造方法，在上述步驟(a)之后，還具備在形成上述槽之前，在上述多層膜的表面和上述比較厚的氧化膜的表面上形成了絕緣膜之后，用各向異性刻蝕除去上述絕緣膜，在上述多層膜的側面上形成上述絕緣膜的襯墊的步驟，在剩下上述絕緣膜的襯墊的狀態下形成上述槽。
12.根據權利要求5所述的半導體元件的制造方法，上述步驟(a-3)，包括一直到到達上述SOI層的表面為止對與上述槽隔離氧化膜的形成區對應的部分的上述多層膜進行刻蝕的步驟，在上述步驟(a-3)和(a-4)之間，還具備一直到到達上述SOI層的表面為止對上述SOI層進行刻蝕，以形成用來進行上述槽隔離氧化膜形成時的槽的步驟。
13.根據權利要求1所述的半導體元件的制造方法，還具備形成規定將成為上述MOS晶體管的形成區的有源區，同時對上述MOS晶體管進行電隔離的槽隔離絕緣膜的步驟，上述形成槽隔離氧化膜的步驟包括準備規定上述有源區的第1掩模數據和規定上述體接觸部分的形成區的第2掩模數據的步驟，準備規定上述槽隔離氧化膜的非形成區的第3掩模數據的步驟，上述準備第3掩模數據的步驟，具有對上述第1和第2掩模數據恰好規定尺寸進行負公差尺寸處理，變成為第1和第2負公差尺寸處理完畢數據，輸入把該第1和第2負公差尺寸處理完畢數據之間連接起來的連接部分的數據的步驟。
14.一種半導體元件的制造方法，該半導體元件具有半導體襯底；配設在已按照順序淀積上埋入氧化膜和SOI層的SOI襯底的上述SOI層上邊的MOS晶體管；設置在上述SOI層的表面內，且可從外部進行電位固定的體接觸部分，上述MOS晶體管的柵極絕緣膜在柵極寬度方向上不具有氟的第1部分，和具有氟的第2部分，該方法包括如下的步驟(a)使在上述SOI層上邊形成含有上述柵極絕緣膜的第2部分的具有氟的絕緣膜的區域已變成為開口部分的光刻膠掩模圖形化的步驟；(b)從上述開口部分向上述SOI層內離子注入氟離子的步驟；(c)和在除去了上述光刻膠掩模之后，使上述SOI層上邊氧化的步驟。
15.一種半導體元件的制造方法，該半導體元件具有半導體襯底；配設在已按照順序淀積上埋入氧化膜和SOI層的SOI襯底的上述SOI層上邊的MOS晶體管；設置在上述SOI層的表面內，且可從外部進行電位固定的體接觸部分，上述MOS晶體管的柵極絕緣膜，在柵極寬度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚，該方法包括如下的步驟(a)在上述SOI層上邊，使包括上述柵極絕緣膜的第1部分在內形成上述第1厚度的絕緣膜的區域已變成為開口部分的光刻膠掩模圖形化的步驟；(b)從上述開口部分向上述SOI層內離子注入氮離子的步驟；和(c)在除去了上述光刻膠掩模之后，在形成上述第2厚度的絕緣膜的條件下，使上述SOI層上邊氧化的步驟。
16.一種半導體元件，包括半導體襯底，配設在已按照順序淀積上埋入氧化膜和SOI層的SOI襯底的上述SOI層上邊的MOS晶體管，設置在上述SOI層的表面內，且可從外部進行電位固定的體接觸部分，上述MOS晶體管的柵極電極俯視圖形狀，具有柵極寬度方向的至少一方的端部向柵極長度方向擴展而構成柵極接觸焊盤的形狀，上述體接觸部分被設置在上述柵極接觸焊盤的柵極寬度方向的端部的外方的上述SOI層的表面內，并通過上述SOI層，電連到上述柵極電極下部的溝道形成區上，上述MOS晶體管的柵極絕緣膜，在柵極寬度方向上具有第1厚度的第1部分、第2厚度的第2部分，上述第2部分的厚度比上述第1部分的厚度更厚，上述柵極絕緣膜的上述第2部分至少配設在上述柵極接觸焊盤的下部。
17.根據權利要求16所述的半導體元件，包括上述柵極絕緣膜的上述第2部分，上述第2厚度的絕緣膜，被配設在上述柵極接觸焊盤的下部及其周圍。
18.根據權利要求17所述的半導體元件，上述第2厚度的絕緣膜，一直配設到作為上述體接觸部分與上述溝道形成區之間的連接部分的上述SOI層的上部為止。
19.根據權利要求18所述的半導體元件，作為上述體接觸部分與上述溝道形成區之間的連接部分的上述SOI層的柵極長度方向的長度，比把上述柵極電極的柵極長度和配設在上述柵極電極的側面上的側壁絕緣膜的寬度的2倍的長度加起來的長度短。
20.根據權利要求17所述的半導體元件，作為上述體接觸部分與上述溝道形成區之間的連接部分的上述SOI層的柵極長度方向的長度，比上述柵極接觸焊盤的柵極長度方向的長度短。
21.一種半導體元件，包括配設在依次層積半導體襯底、埋入氧化膜和SOI層的SOI襯底的SOI層的柵極長度方向上邊的MOS晶體管，設置在上述SOI層的表面內，可從外部進行電位固定的體接觸部分，上述MOS晶體管的柵極絕緣膜，在柵極寬度方向上，具有第1厚度的第1部分，和第2部分，上述第2厚度，比上述第1厚度更厚，上述體接觸部分，在上述MOS晶體管的源極區的柵極寬度方向的端緣部分外側的上述SOI層的表面內，與上述源極區相鄰地被設置成帶狀，包括上述柵極絕緣膜的上述第2部分，上述第2厚度的絕緣膜，配設在上述MOS晶體管的柵極電極的柵極長度方向的2個端部之內已配設上帶狀的上述體接觸部分的一側。
全文摘要
提供可進行體固定，同時實現高速且穩定的動作的SOI元件。在柵極電極12的柵極接觸焊盤GP以外的部分與SOI層3之間，配設厚度1到5nm的柵極絕緣膜11，在柵極接觸焊盤GP與SOI層3之間，配設厚度5到15nm的柵極絕緣膜110。另外，柵極絕緣膜11和柵極絕緣膜110已連接起來。
文檔編號H01L29/423GK1453848SQ0215708
公開日2003年11月5日 申請日期2002年12月24日 優先權日2002年4月25日
發明者前田茂伸, 松本拓治, 巖松俊明, 一法師隆志 申請人:三菱電機株式會社